QuartusⅡ的特點(diǎn)
發(fā)布時(shí)間:2014/9/8 22:10:57 訪問(wèn)次數(shù):882
Altera公司的QuartusⅡ是業(yè)內(nèi)領(lǐng)先的FPGA設(shè)計(jì)軟件,具有功能最全面的開(kāi)發(fā)環(huán)境,G3N-220B也是Altera公司繼MAX+PLUSⅡ之后開(kāi)發(fā)的能對(duì)CPLD/FPGA類(lèi)器件進(jìn)行設(shè)計(jì)、仿真和編程的優(yōu)秀工具軟件。該軟件界面友好,使用便捷,功能強(qiáng)大,是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持各種HDL、有多種高級(jí)編程語(yǔ)言接口等特點(diǎn),可以很方便地與以往的MAX+PLUSⅡ設(shè)計(jì)環(huán)境相切換。與MAX+PLUSⅡ軟件相比較,其VHDL語(yǔ)言編譯功
能更加強(qiáng)大、器件庫(kù)器件更加豐富、仿真編程功能更加強(qiáng)大,是目前本公司推出的最先進(jìn),也是行內(nèi)推出的優(yōu)秀EDA工具軟件,非常適合教學(xué)、科研和開(kāi)發(fā)等多種場(chǎng)合使用。
QuartusⅡ的特點(diǎn)
①最易使用的CPLD設(shè)計(jì)軟件。
②QuartusⅡ給MAX+PLUSⅡ用戶(hù)帶來(lái)的優(yōu)勢(shì)。
③支持很多系列的器件。
④效率高、易于使用的FPGA設(shè)計(jì)流程。
⑤支持基于知識(shí)產(chǎn)權(quán)系統(tǒng)設(shè)計(jì)的軟件。
⑥采用了業(yè)內(nèi)領(lǐng)先的時(shí)序逼近方法。
⑦驗(yàn)證方案多樣化。
⑧QuartusⅡ軟件簡(jiǎn)化了HardCopy設(shè)訃。
⑨擁有強(qiáng)大的軟件開(kāi)發(fā)工具QuartusⅡSoftware Builder。
⑩支持最新VHDL和Verilog語(yǔ)言標(biāo)準(zhǔn)的寄存器傳輸級(jí)(RTL)綜合,在綜合及設(shè)計(jì)實(shí)現(xiàn)之前,RTL查看器提供VHDL或Verilog設(shè)計(jì)的圖形化描述,支持所有領(lǐng)先的第三方綜合流程,用以支持MAXⅡCPLD和最新FPGA系列的高級(jí)特性。
Altera公司的QuartusⅡ是業(yè)內(nèi)領(lǐng)先的FPGA設(shè)計(jì)軟件,具有功能最全面的開(kāi)發(fā)環(huán)境,G3N-220B也是Altera公司繼MAX+PLUSⅡ之后開(kāi)發(fā)的能對(duì)CPLD/FPGA類(lèi)器件進(jìn)行設(shè)計(jì)、仿真和編程的優(yōu)秀工具軟件。該軟件界面友好,使用便捷,功能強(qiáng)大,是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持各種HDL、有多種高級(jí)編程語(yǔ)言接口等特點(diǎn),可以很方便地與以往的MAX+PLUSⅡ設(shè)計(jì)環(huán)境相切換。與MAX+PLUSⅡ軟件相比較,其VHDL語(yǔ)言編譯功
能更加強(qiáng)大、器件庫(kù)器件更加豐富、仿真編程功能更加強(qiáng)大,是目前本公司推出的最先進(jìn),也是行內(nèi)推出的優(yōu)秀EDA工具軟件,非常適合教學(xué)、科研和開(kāi)發(fā)等多種場(chǎng)合使用。
QuartusⅡ的特點(diǎn)
①最易使用的CPLD設(shè)計(jì)軟件。
②QuartusⅡ給MAX+PLUSⅡ用戶(hù)帶來(lái)的優(yōu)勢(shì)。
③支持很多系列的器件。
④效率高、易于使用的FPGA設(shè)計(jì)流程。
⑤支持基于知識(shí)產(chǎn)權(quán)系統(tǒng)設(shè)計(jì)的軟件。
⑥采用了業(yè)內(nèi)領(lǐng)先的時(shí)序逼近方法。
⑦驗(yàn)證方案多樣化。
⑧QuartusⅡ軟件簡(jiǎn)化了HardCopy設(shè)訃。
⑨擁有強(qiáng)大的軟件開(kāi)發(fā)工具QuartusⅡSoftware Builder。
⑩支持最新VHDL和Verilog語(yǔ)言標(biāo)準(zhǔn)的寄存器傳輸級(jí)(RTL)綜合,在綜合及設(shè)計(jì)實(shí)現(xiàn)之前,RTL查看器提供VHDL或Verilog設(shè)計(jì)的圖形化描述,支持所有領(lǐng)先的第三方綜合流程,用以支持MAXⅡCPLD和最新FPGA系列的高級(jí)特性。
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