摘　要：介紹了一種利用EDA技術(shù)，在Altera的MAX 7000S系列芯片上實現(xiàn)的偽隨機序列發(fā)生器，為產(chǎn)生低成本的電子系統(tǒng)測試信號提供了一種簡單易行的方法。

        關(guān)鍵詞：EDA；VHDL；CPLD；偽隨機序列

        1　引　言

        EDA（Electronic Design Automation，電子設(shè)計自動化）是以大規(guī)�？删幊踢壿嬈骷娲行∫�(guī)模集成電路作為硬件載體，以EDA軟件編程的方式對可編程器件進行電子系統(tǒng)設(shè)計的計算機輔助電路設(shè)計技術(shù)。目前已經(jīng)廣泛應(yīng)用于電子電路與系統(tǒng)的設(shè)計和產(chǎn)品的開發(fā)，逐漸取代了傳統(tǒng)的手工硬件電路設(shè)計方式。設(shè)計的系統(tǒng)具有體積小、重量輕、功耗小、速度快、價格低、可靠性高、設(shè)計周期短等優(yōu)點。一個功能完備的EDA設(shè)計軟件加上一片普通功能的可編程邏輯芯片就可以構(gòu)成以前需幾百個集成電路才能構(gòu)成的電子系統(tǒng)。

        目前常用的可編程邏輯器件有CPLD（ComplexProgrammable Logic Device，復(fù)雜可編程邏輯器件）和FPGA（Field Programmable Gate Array，現(xiàn)成可編程門陣列）。常用的EDA軟件包括VHDL，Verilog HDL，ABEL等硬件描述語言。其中，VHDL作為IEEE的工業(yè)標準硬件描述語言，又受到眾多EDA工具廠家的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。許多主流EDA開發(fā)軟件使用集成設(shè)計環(huán)境，支持多種輸入方式，具有綜合、適配、仿真和在系統(tǒng)下載等功能，界面友好，操作方便，功能強大，并與第 三方EDA工具兼容良好。

        偽隨機信號在雷達、遙控、遙測、通信加密和無線電測量系統(tǒng)領(lǐng)域有著廣泛的應(yīng)用。利用VHDL語言進行軟件編程，通過EDA設(shè)計軟件對程序編譯、優(yōu)化、綜合、仿真、適配，最后將生成的網(wǎng)表文件配置于制定的目標芯片中，可以實現(xiàn)不同序列長度的偽隨機信號發(fā)生器。

        2　偽隨機序列的原理

        圖1為4級偽隨機序列產(chǎn)生的邏輯框圖。給寄存器賦除全零外的任何二進制序列作為初始值，當(dāng)移位時鐘脈沖上升沿到來時，每級寄存器的輸出作為近鄰寄存器的輸入，實現(xiàn)數(shù)值的右移。其中，第4級與第3級的輸出模二加（異或）后移入第1級寄存器。產(chǎn)生一個長度為15個時鐘脈沖周期的二進制偽隨機序列。

        對于一個n級的線性反饋移位寄存器所產(chǎn)生的二進制序列而言，把產(chǎn)生的最大長度序列稱為m序列，其長度N＝2n-1。不同長度的m序列由不同的線性反饋結(jié)構(gòu)決定，可以用n次本原多項式進行表示：

        其中：Ci為第i級的反饋系數(shù)，取值為1或0。

        表1為部分本原多項式系數(shù)，其中列出的整數(shù)表示反饋系數(shù)為1的級數(shù)。

        此外，產(chǎn)生相同長度m序列的反饋結(jié)構(gòu)也不是唯一的，由所對應(yīng)的不同本原多項式?jīng)Q定，其不同本原

        3　偽隨機序列發(fā)生器的VHDL實現(xiàn)

        偽隨機序列發(fā)生器的外部引腳如圖2所示。CLK為時鐘脈沖，RESET為清零信號，OE為輸出使能端，當(dāng)RESET和OE都為高電平時，序列跟隨著CLK的節(jié)拍一位一位的從DOUT端輸出。除此之外，該偽隨機序列發(fā)生器最大的特點在于，他能根據(jù)SEL端的選擇信號產(chǎn)生不同長度的M序列，對應(yīng)的級數(shù)n取值為5～20。基本能夠滿足各種情況對不同長度偽隨機信號的需要。

        根