DRAM不斷地按比例縮小使得必須在更小的單元面積中制備存儲(chǔ)器電容。同時(shí),為了保證被存儲(chǔ)數(shù)據(jù)的可靠性,也要求電容數(shù)值至少不能低于25~35fF。ADM483EARZ-REEL這導(dǎo)致了高介電常數(shù)(高庀)介質(zhì)材料的引入,如四方晶系的氧化鋯、氧化鉭、摻雜Ba/Ti的高庀介質(zhì)或這些材料的多組分層疊結(jié)構(gòu),以及3D存儲(chǔ)器結(jié)構(gòu)。在亞笱nm技術(shù)代之后將等效氧化層厚度縮減到1.0nm以下,同時(shí)保持很低的漏電流水平(每單元幾飛安)是DRAM工業(yè)界面臨的一個(gè)嚴(yán)峻挑戰(zhàn)。

   另一方面,閃存器件的關(guān)鍵挑戰(zhàn)是隧道介質(zhì)的不可按比例縮小性、多晶間介質(zhì)的不可按比例縮小性、介質(zhì)材料特性、尺寸的控制等。對(duì)于閃存器件,持續(xù)的按比例縮小和寫(xiě)入電壓的降低,將需要使用更薄的多晶氧化物和隧道氧化層。隧道氧化層必須要足夠厚,以保證足夠的保持時(shí)間,但同時(shí)它也需要足夠薄,以使得擦除和

寫(xiě)入變得更加容易。而多晶氧化物也必須足夠厚以保證保持時(shí)間,同時(shí)又要足夠薄以保證幾乎恒定的耦合比。這個(gè)困難的折中問(wèn)題阻礙了按比例縮小,這需要將高佬材料和3D結(jié)構(gòu)的器件引入到閃存工藝。盡管通過(guò)電荷陷阱層或內(nèi)嵌的納米晶體層來(lái)取代浮柵會(huì)對(duì)按比例縮小有所幫助,但是,在讀/寫(xiě)循環(huán)中,如何在按比例縮小的

器件空間內(nèi)的陷阱層中保持足夠多的電荷量,以確保充分的讀出是一個(gè)嚴(yán)峻的挑戰(zhàn)。這在多級(jí)單元(MLC,Multi Level Ccll)中將變得更加嚴(yán)峻,在ML中,不同的存儲(chǔ)位之間只有不到十個(gè)電子的差別。