從圖2.4可見,在0.13um工藝節(jié)點(diǎn)之前,柵氧厚度一般降低到⒈一I藝節(jié)點(diǎn)的0.7倍左右。PT4238到90hm階段,柵氧厚度的降低變得緩慢,這是為了避免柵極漏電流(gate leakage)的急劇增大。而從90nm技術(shù)節(jié)點(diǎn)到65nm技術(shù)節(jié)點(diǎn),柵氧的厚度基本沒有改變,也是出于同樣的原囚。然后,在45nm技術(shù)節(jié)點(diǎn),奇異的是,其電學(xué)柵氧厚度繼續(xù)降低,同時(shí)柵極漏電流 也顯著減小。這是為什么呢?

   提高電容的另外一個(gè)辦法是提高介電層的介電常數(shù),這樣就可以提高柵介質(zhì)材料的物理厚度,以限制柵極漏電流,同時(shí)其有效柵氧厚度(EOT)能夠做到很薄,以對FET通道有足夠的控制、維持或提高性能。在45nm之前,工業(yè)界通過將柵氧化層部分氮化,以提高柵極電容,并降低漏電流。氮化硅跟已有的工藝比較兼容,但是其慮值提高的幅度有限。而當(dāng)尺寸需要進(jìn)一步降低時(shí)候,就需要引人高乃柵介電材料。

高乃介電材料的物理厚度和其EOT之間的關(guān)系,THK是高乃材料的物理厚度,εHK是高慮材料的電容率,它與介電常數(shù)花呈正比關(guān)系。

   由于εHK遠(yuǎn)遠(yuǎn)大于ε泓、,在降低EOT的同時(shí),高乃材料的物理厚度獲得大幅度提升。英特爾公司的45nm技術(shù)已經(jīng)采用該技術(shù),并已經(jīng)進(jìn)人量產(chǎn)階段。高虍材料的選擇,需要綜合考慮介電常數(shù)和漏電的要求。高乃介質(zhì)在硅上必須具有熱動(dòng)力穩(wěn)定性,它們必須具有最小的高慮/Sl界面態(tài),并為NMOS和PMOS器件提供專門的功函數(shù)。為實(shí)現(xiàn)批量生產(chǎn),還必須滿足動(dòng)態(tài)要求和刻蝕選擇性標(biāo)準(zhǔn)。綜上所述,以元素鉿為基礎(chǔ)的介電層材料成為首選。鉿的系列材料包括:可以用于微處理器等高性能電路的鉿氧化物(Hf02,花≈25);用于低功耗電路的鉿硅酸鹽/鉿硅氧氮化合物(HsiC)/HsiON,慮≈15)[111。