AID相比傳統(tǒng)的M()CVD和PVD等沉積△藝具有先天的優(yōu)勢。它充分利用表面飽和反應(yīng)天生具各厚度控制能力及高度的穩(wěn)定性,對溫度和反應(yīng)物通量的變化不太敏感。 M24C08-WMN6P這樣得到的薄膜既純度高、密度高、平整,又具有高度的保型性,即使對于縱寬比高達100:1的結(jié)構(gòu)也可實現(xiàn)良好的階梯覆蓋。ALD也順應(yīng)下業(yè)界向更低的熱預(yù)算發(fā)展的趨勢,多數(shù)I藝都可以在400℃以下進行。由于ALD是基于在交互反應(yīng)過程中的自約束性生長,此△藝必須經(jīng)過精細的調(diào)節(jié)來達到最合適的結(jié)果互連層RC延遲的降低

   隨著集成電路技術(shù)節(jié)點的不斷減小以及互連布線密度的急劇增加,互連系統(tǒng)中電阻、電 為了有效抑制短溝道效應(yīng),提高柵控能力,隨著MOS結(jié)構(gòu)的尺寸不斷降低,就需要相對應(yīng)的提高柵電極電容。提高電容的一個辦法是通過降低柵氧化層的厚度來達到這一日

的。柵氧厚度必須隨著溝道長度的降低而近似地線性降低,從而獲得足夠的柵控能力以確保良好的短溝道行為「91。另外,隨著柵氧厚度的降低,MOS器件的驅(qū)動電流將獲得提升Ⅱ。由表2.3可見不同技術(shù)節(jié)點下對柵氧厚度的要求。

   從20世紀70年代第一次被引入集成電路工業(yè)中,二氧化硅一直作為硅基M()S管的柵介電材料。然而,不斷降低的二氧化硅的厚度會導(dǎo)致隧穿漏電流的指數(shù)提升,功耗增加,而且器件的可靠性問題更為突出;氧化層陷阱和界面陷阱會引起顯著的界面散射和庫倫散射等,降低載流子遷移率;硼穿通問題則影響PMOSFET閾值電壓的穩(wěn)定性;此外,薄柵氧帶來的強場效應(yīng)會導(dǎo)致明顯的反型層量子化和遷移率退化以及隧穿電流后「121。圖2.4為英特爾公司總結(jié)的柵氧厚度的降低趨勢L13」。在0.13um工藝節(jié)點之前,柵氧厚度一般降低到⒈一I藝節(jié)點的0.7倍左右。到90hm階段,柵氧厚度的降低變得緩慢,這是為了避免柵極漏電流(gate leakage)的急劇增大。而從90nm技術(shù)節(jié)點到65nm技術(shù)節(jié)點,柵氧的厚度基本沒有改變,也是出于同樣的原。然后,在45nm技術(shù)節(jié)點,奇異的是,其電學(xué)柵氧厚繼續(xù)降低,同時柵極漏電流