⒛07年1月27日,Intel公司宣布在45nm技術(shù)節(jié)點(diǎn)采用高乃介質(zhì)和金屬柵極并進(jìn)人量產(chǎn),這是自20世紀(jì)60年代末引人多晶硅柵極后晶體管技術(shù)的最大變化。JM38510/11005BCA很快地,IBM公司于2007年1月30日也宣布用于生產(chǎn)的高乃介質(zhì)和金屬柵極技術(shù)。在32nm和28nm技術(shù)節(jié)點(diǎn),已經(jīng)有越來越多的公司采用這一技術(shù)。

   器件尺寸按摩爾定律的要求不斷縮小,柵極介質(zhì)的厚度不斷減薄,但柵極的漏電流也隨之增大。在5.0nm以下,Sio2作為柵極介質(zhì)所產(chǎn)生的漏電流已無法接受,這是由電子的直接隧穿效應(yīng)造成的。對SiO2進(jìn)行氮化,生成⒊ON可以使這一問題得以改善,但是在90nm

節(jié)點(diǎn)后,如圖4.6所示,由于柵極漏電流過大,即使采用Si()N也難以繼續(xù)減薄了如何選擇高乃介質(zhì)呢?首先高的乃值是一個(gè)主要的指標(biāo)。表4.6列出了候選的介質(zhì)和它們的芡值。根據(jù)材料的化學(xué)成分、制備方法和晶體結(jié)構(gòu)等條件的不同,同一種材料可能具有不同的屁值。

   除了高的乃值,介質(zhì)同時(shí)還必須考慮材料的勢壘、能隙、界面態(tài)密度和缺陷、材料的化學(xué)和熱穩(wěn)定性、與標(biāo)準(zhǔn)CMOS工藝的兼容性等因素。Hf02族的高乃介質(zhì)是目前最有前途的選擇之一(其次是zrO2族的高乃介質(zhì))。在高花介質(zhì)研究的前期,介質(zhì)與多晶硅柵極的兼容性一直是一個(gè)問題。由于在HfO2和多晶硅界面上形成Hf Si鍵合,即界面存在缺陷態(tài),使得無法通過多晶硅的摻雜調(diào)節(jié)器件的開啟電壓(Vt),這被稱為“費(fèi)米能級的釘扎”。