集成電路工業(yè)中廣泛使用的驅(qū)動電流與應(yīng)力和溝道方向的相關(guān)性及其提升CMOS器件性能的方法。 KDZTR12B在本章中,我們將講解一些主要的應(yīng)變I程技術(shù)。5.2節(jié)中將討論源漏區(qū)嵌入技術(shù),源漏區(qū)嵌人式鍺硅技術(shù)產(chǎn)生的壓應(yīng)力已經(jīng)被證明可以有效提高PMOS器件的驅(qū)動電流(詳見5.2.1節(jié))。另外一方面,源漏區(qū)嵌人式碳硅技術(shù)產(chǎn)生的拉應(yīng)力可以提高NMOS器件的驅(qū)動電流。5.3節(jié)將討論在NMOS器件性能提升中廣泛使用的應(yīng)力記憶技術(shù),5.4節(jié)將討論金屬前通孔雙極應(yīng)力刻蝕阻擋層技術(shù),拉應(yīng)力可以提高NMOS的器件性能,而壓應(yīng)力可以提高PMOS的器件性能。最后一節(jié)將討論應(yīng)變效果提升的技術(shù),包括應(yīng)力臨近技術(shù)和可替代柵提高應(yīng)變的技術(shù)等。

   嵌人式鍺硅工藝(embedded⒏Gc process)被廣泛使用于90nm及以下技術(shù)中的應(yīng)力工程,利用鍺、硅晶格常數(shù)的不同所產(chǎn)生的壓應(yīng)力(compressix e stress),嵌人在源漏區(qū),提高PMOS空穴的遷移率和飽和電流。硅的晶格常數(shù)是5.43095A,鍺的晶格常數(shù)是5.6533A,硅與鍺的不匹配率是4.1%,從而使得鍺硅的晶格常數(shù)大于純硅,在源漏區(qū)產(chǎn)生壓應(yīng)力。鍺硅工藝有選擇性鍺硅和不選擇性鍺硅兩種。CMOS工藝流程中的嵌人式鍺硅使用選擇性鍺硅工藝。在進(jìn)行選擇性鍺硅工藝前,對NMOS的地方需要采用氧化物或氮化物的保護(hù)層,然后在顯影后,對PMOS進(jìn)行硅襯底的刻蝕和殘留聚合物的去除[4]。

   選擇性鍺硅外延薄膜需要采用的分析儀器包含:XRD用于厚度和濃度的離線測定,Auger/SIMS用于濃度和深度分布的測定,SEM用于輪廓和形態(tài)的查看(pr。Ⅱle andmorphology top,yl e訪),TEM用于輪廓和晶格缺陷的查看(pr。me and dlslocation defects),光學(xué)顆粒測定儀(p征ticle∞unt)用于在線微粒和haze的標(biāo)定,橢圓偏振儀(spectroscopicellipsometry)用于鍺硅厚度和鍺含量的在線檢測。另外可以采用拉曼(Raman)光譜的方法測定應(yīng)力。

   選擇性鍺硅工藝可以分為兩種工藝流程,一種是在形成側(cè)墻offsct工藝之前嵌人鍺硅(SiGe伍rst process),另一種是在源漏擴(kuò)展區(qū)和側(cè)墻工藝形成后嵌人鍺硅(SiGe lastprocess)。