電路輸出端閂鎖觸發(fā)的等效電路
發(fā)布時間:2019/4/20 19:51:12 訪問次數(shù):3439
寄生NPN(PNP)三極管的共基極電流增益aN(aP)間有關(guān)系
aNRWRw、Rs分別為晶體管E-B結(jié)上并聯(lián)的寄生電阻,是相應(yīng)發(fā)射極串聯(lián)電阻。
電路輸出端閂鎖觸發(fā)的等效電路。當(dāng)輸出端上存在正的外部噪聲時,寄生PNP管VT.,的E-B結(jié)正向偏置,基極電流通過Rs流入UDD中,VT.,管導(dǎo)通,其集電極電流通過P阱內(nèi)部Rw進(jìn)入Us。,Rw上產(chǎn)生壓降,當(dāng)VT,z管的UBE達(dá)到正向?qū)妷簳r,VT,。導(dǎo)通,VT,。的集電極電流流向VT.,基極使其電位降低,VT.,進(jìn)一步導(dǎo)通結(jié)果使UDD與Uss之間形成低阻電流通路,這就發(fā)生了閂鎖。
溫度升高,晶體管E-B結(jié)正向?qū)妷合陆,電流增益和寄生電阻隨溫度升高而增大,導(dǎo)致維持電流IH隨溫度升高而下降。另外,PN結(jié)反向漏電隨溫度上升而增大,而P阱襯底結(jié)的反向漏電正是寄生SCR結(jié)構(gòu)的觸發(fā)電流,所以高溫下閂鎖更易發(fā)生。
對閂鎖效應(yīng)的檢測,可測定CMOS IC抗閂鎖性能的好壞和芯片內(nèi)部閂鎖通路,為失效分析、改進(jìn)設(shè)計,提供依據(jù)。檢測閂鎖效應(yīng)的方法有以下3種。提高器件的電源電壓(輸入端接人適當(dāng)邏輯電平,輸出端開路),根據(jù)電源電流的變化,便可判斷發(fā)生閂鎖效應(yīng)昀觸發(fā)電平,或用示波器記錄電源I-U特性。電源電壓必須大于維持電壓UH,它所提供的電流必須大于維持電流IH。觸發(fā)電流在寄生電阻上的壓降大于相應(yīng)晶體管E-B結(jié)上正向壓降。觸發(fā)信號可以是外界噪聲或電源電壓波動;觸發(fā)端可以是電路的任意端。下面以輸出端的噪聲觸發(fā)為例來分析其觸發(fā)的物理過程,其他端的情況類似。
寄生NPN(PNP)三極管的共基極電流增益aN(aP)間有關(guān)系
aNRWRw、Rs分別為晶體管E-B結(jié)上并聯(lián)的寄生電阻,是相應(yīng)發(fā)射極串聯(lián)電阻。
電路輸出端閂鎖觸發(fā)的等效電路。當(dāng)輸出端上存在正的外部噪聲時,寄生PNP管VT.,的E-B結(jié)正向偏置,基極電流通過Rs流入UDD中,VT.,管導(dǎo)通,其集電極電流通過P阱內(nèi)部Rw進(jìn)入Us。,Rw上產(chǎn)生壓降,當(dāng)VT,z管的UBE達(dá)到正向?qū)妷簳r,VT,。導(dǎo)通,VT,。的集電極電流流向VT.,基極使其電位降低,VT.,進(jìn)一步導(dǎo)通結(jié)果使UDD與Uss之間形成低阻電流通路,這就發(fā)生了閂鎖。
溫度升高,晶體管E-B結(jié)正向?qū)妷合陆担娏髟鲆婧图纳娮桦S溫度升高而增大,導(dǎo)致維持電流IH隨溫度升高而下降。另外,PN結(jié)反向漏電隨溫度上升而增大,而P阱襯底結(jié)的反向漏電正是寄生SCR結(jié)構(gòu)的觸發(fā)電流,所以高溫下閂鎖更易發(fā)生。
對閂鎖效應(yīng)的檢測,可測定CMOS IC抗閂鎖性能的好壞和芯片內(nèi)部閂鎖通路,為失效分析、改進(jìn)設(shè)計,提供依據(jù)。檢測閂鎖效應(yīng)的方法有以下3種。提高器件的電源電壓(輸入端接人適當(dāng)邏輯電平,輸出端開路),根據(jù)電源電流的變化,便可判斷發(fā)生閂鎖效應(yīng)昀觸發(fā)電平,或用示波器記錄電源I-U特性。電源電壓必須大于維持電壓UH,它所提供的電流必須大于維持電流IH。觸發(fā)電流在寄生電阻上的壓降大于相應(yīng)晶體管E-B結(jié)上正向壓降。觸發(fā)信號可以是外界噪聲或電源電壓波動;觸發(fā)端可以是電路的任意端。下面以輸出端的噪聲觸發(fā)為例來分析其觸發(fā)的物理過程,其他端的情況類似。
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