325323-10-0什么是最小項(xiàng)?

什么是無關(guān)項(xiàng)?

使用卡諾圖化簡(jiǎn)邏輯函數(shù)的依據(jù)是什么?

硬件描述語言類似于高級(jí)程序設(shè)計(jì)語言(如C語言等),它是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示更復(fù)雜的數(shù)字邏輯系統(tǒng)所完成的邏輯功能(即行為).人們還可以用HDL編寫設(shè)計(jì)說明文檔,這種文檔易于存儲(chǔ)和修改,適用于不同的設(shè)計(jì)人員之間進(jìn)行技術(shù)交流,還能被計(jì)算機(jī)識(shí)別和處理,計(jì)算機(jī)對(duì)HDL的處理包括兩個(gè)方面:邏輯仿真和邏輯綜合.

邏輯仿真是指用計(jì)算機(jī)仿真軟件對(duì)數(shù)字邏輯電路的結(jié)構(gòu)和行為進(jìn)行預(yù)測(cè),仿真器對(duì)HDL描述進(jìn)行解釋,以文本形式或時(shí)序波形圖形式給出電路的輸出.在電路被實(shí)現(xiàn)之前,設(shè)計(jì)人員根據(jù)仿真結(jié)果可以初步判斷電路的邏輯功能是否正確。在仿真期間,如果發(fā)現(xiàn)設(shè)計(jì)中存在的錯(cuò)誤,可以對(duì)HDL描述進(jìn)行修改,直至滿足設(shè)計(jì)要求為止.

邏輯綜合是指HDL描述=的數(shù)字邏輯電路模型中導(dǎo)出電路基本元件列表

以及元件之間的連接關(guān)系(常稱為門級(jí)網(wǎng)表)的過程.它類似于高級(jí)程序設(shè)計(jì)語言中對(duì)一個(gè)程序進(jìn)行編譯,得到目標(biāo)代碼的過程.所不同的是,邏輯綜合不會(huì)產(chǎn)生目標(biāo)代碼,而是目標(biāo)代碼,而是產(chǎn)生門級(jí)元件及其連接關(guān)系的數(shù)據(jù)庫,根據(jù)這個(gè)數(shù)據(jù)庫可以制作出集成電路或印刷電路板.

硬件描述語言早期較為流行的是ABEL③,本書第四版曾使用過這種語言對(duì)數(shù)字電路及系統(tǒng)進(jìn)行設(shè)計(jì)與仿真。目前,在工業(yè)界、高等學(xué)校和研究單位廣泛使用的有兩種硬件描述語言:V①HDL和Ⅴerilog。VHDL是在20世紀(jì)80年代中期由美國(guó)國(guó)防部支持開發(fā)出來的,約在同一時(shí)期,由Gateway Design Auto-mation②公司開發(fā)出Verilog。兩種HDL均為IEEE標(biāo)準(zhǔn)。

由于這兩種語言的功能都很強(qiáng)大,在一般的應(yīng)用設(shè)計(jì)中,設(shè)計(jì)者使用任何一種語言都可以完成自己的任務(wù),但Vern。g的句法根源出自通用的C語言,較ⅤHDL易學(xué)易用。所以本書以Verilog為例,介紹數(shù)字電路系統(tǒng)計(jì)算機(jī)輔助設(shè)計(jì)的一般概念。

Verilog的基本語法規(guī)則

為了對(duì)數(shù)字電路進(jìn)行描述(常稱為建模),Verilog規(guī)定了一套完整的語法結(jié)構(gòu),本節(jié)介紹Verilog的基本語法規(guī)則。

間隔符,Verilog的間隔符包括空格符(\b)、Tab鍵(\t)、換行符(\n)及換頁符。如果間隔符并非出現(xiàn)在字符串中,則該間隔符被忽略。所以編寫程序時(shí),可以跨越多行書寫,也可以在一行內(nèi)書寫。

間隔符起分隔文本的作用,在必要的地方插入適當(dāng)?shù)目崭窕驌Q行符,可以使文本錯(cuò)落有致,便于閱讀與修改。

注釋符,Verilog支持兩種形式的注釋符:/*---*/和//。其中,/*-…*/為多行注釋符,用于寫多行注釋;//為單行注釋符,以雙斜線//開始到行尾結(jié)束為注釋文字。注釋只是為了改善程序的可讀性,在編譯時(shí)不起作用。

簡(jiǎn)稱Verilog。

系Printed Circuit Board的縮寫。

系A(chǔ)dvanced Bolean Equation Language的縮寫。