ST763ABDTR畫出各輸出函數(shù)的卡諾圖,如圖4.2.2所示。由卡諾圖寫出各輸出邏輯表達(dá)式,并化簡和變換,如式(4.2.1）所示。

B3=G3

B2=G3G2+G3G2+G3+G2

Bl=C3G2G1+C3G2G1+C3G2G1+C3G2Gl

  =(G3G2+G3G2)G1+(G3G2+G3G2)G1

  =G3+G2+G1

B0=G3+G2+G1+G0

根據(jù)式(4.2.1)的邏輯表達(dá)式,可畫出邏輯圖如圖4.2.3所示。

從以上邏輯表達(dá)式和邏輯圖可以看出,用異或門代替與門和或門能使邏輯電路比較簡單。在化簡和變換邏輯表達(dá)式時(shí),注意綜合考慮,使各式中的相同項(xiàng)盡可能多,某些輸出作為另一些邏輯門的輸入,這樣可以減少門電路的數(shù)目,例如,利用B2作為B1的一個(gè)輸人,B1又作為BO的一個(gè)輸入。該邏輯電路可由一片內(nèi)含4個(gè)CMOS異或門74HC86的集成芯片實(shí)現(xiàn)。

列出設(shè)計(jì)組合邏輯電路的步驟。

為什么說在組合邏輯電路設(shè)計(jì)中正確列出真值表是最關(guān)鍵的一步?

組合邏輯電路中的競爭冒險(xiǎn)

前面進(jìn)行組合邏輯電路的分析和設(shè)計(jì)時(shí),都沒有考慮邏輯門的延遲時(shí)間對電路產(chǎn)生的影響,并且認(rèn)為電路的輸人和輸出均處于穩(wěn)定的邏輯電平。實(shí)際上,信號經(jīng)過邏輯門電路都需要一定的時(shí)間。由于不同路徑上門的級數(shù)不同,信號經(jīng)過不同路徑傳輸?shù)臅r(shí)間不同�；蛘唛T的級數(shù)相同,而各個(gè)門延遲時(shí)間的差異,也會造成傳輸時(shí)間的不同。因此,電路在信號電平變化瞬間,可能與穩(wěn)態(tài)下的邏輯功能不一致,產(chǎn)生錯(cuò)誤輸出,這種現(xiàn)象就是電路中的競爭冒險(xiǎn)。