SM2100A-E下面通過兩個簡單電路的工作情況 ,說明產(chǎn)生競爭冒險的原因。圖4.3.1(a)所 示的與門在穩(wěn)態(tài)情況下 ,當(dāng)A=0,B=1或者A=1,B=0時 ,輸出L始終為0。 如果信號A、 B的變化同時發(fā)生 ,則能滿是要求 。若由于前級門電路的延遲差異或其他原因 ,致使召從1變?yōu)?的時刻 ,滯后于A從0變?yōu)?的變化 ,因此 ,在很短的時間間隔內(nèi),與門的兩個輸人端均為1,其輸出端出現(xiàn)一個高電平窄脈沖(干擾脈沖),如圖4.3,1(b)所示 ,圖中考慮了與門的延遲 。 

同理 ,圖4.3.2(a)所示的或門在穩(wěn)態(tài)情況下 ,當(dāng)A=0,B=1或者A=1,B=0時 ,輸出L始終為1。 而當(dāng)A從0變?yōu)?時刻 ,滯后于B從1到0的變化 ,則在很短的時間間隔內(nèi),或門的兩個輸人端均為 0,使輸出出現(xiàn)一個低電平窄脈沖 ,如圖4,3.2(b)所 示 。

下面進(jìn)一步分析組合邏輯電路產(chǎn)生的競爭冒險。圖4.3.3(a)所示的邏輯電路的輸出邏輯表達(dá)式為L=AC+BC。由此式可知,當(dāng)A和B都為1時,表達(dá)式簡化成兩個互補信號相加,即L=C+C,因此,該電路存在競爭冒險。由圖4.3.3(b)所示的波形圖可以看出,在C由1變0時,C由0變1有一延遲時間,G2和G3的輸出AC和BC分別相對于C和C均有延遲,AC和BC經(jīng)過G4的延遲而使輸出出現(xiàn)一負(fù)跳變的窄脈沖。