UPD9602與異步時(shí)序電路不同,同步時(shí)序電路中存儲(chǔ)電路狀態(tài)的轉(zhuǎn)換是在同一時(shí)鐘源的同一脈沖邊沿作用下同步進(jìn)行的,其模型如圖6.1.2所示,它也稱作時(shí)鐘同步狀態(tài)機(jī)①。同步時(shí)序電路的存儲(chǔ)電路一般用觸發(fā)器實(shí)現(xiàn),所有觸發(fā)器的時(shí)鐘輸入端都應(yīng)接在同一個(gè)時(shí)鐘脈沖源上,而且它們對(duì)時(shí)鐘脈沖的敏感F沿也都應(yīng)一致。因此,所有觸發(fā)器的狀態(tài)更新是在同一時(shí)刻,其輸出狀態(tài)變換的時(shí)間不存在差異或差異極小。在時(shí)鐘脈沖兩次作用的間隔期間,從觸發(fā)器輸入到狀態(tài)輸出的通路被切斷,即使此時(shí)輸入信號(hào)發(fā)生變化,也不會(huì)改變各觸發(fā)器的輸Ht狀態(tài),所以很少發(fā)生輸出不穩(wěn)定的現(xiàn)象。更重要的是,其電路的狀態(tài)很容易用固定周期的時(shí)鐘脈沖邊沿清楚地分離為序列步進(jìn),其中,每一個(gè)步進(jìn)都可以通過(guò)輸人信號(hào)和所有觸發(fā)器的現(xiàn)態(tài)單獨(dú)進(jìn)行分析,從而有一套較系統(tǒng)、易掌握的分析和設(shè)計(jì)方法、電路行為很容易用HDL來(lái)描述。所以,目前較復(fù)雜的時(shí)序電路廣泛采用同步時(shí)序電路實(shí)現(xiàn),很多大規(guī)�？删幊踢壿嬈骷�(包括大規(guī)模存儲(chǔ)器)也采用同步時(shí)序結(jié)構(gòu)。

本章將分別在6.2節(jié)和6,3節(jié)詳喇討論同步時(shí)序電路的分析與設(shè)計(jì),在6.4節(jié)僅以實(shí)例簡(jiǎn)要討論觸發(fā)器構(gòu)成的脈沖異步叫序電路的分析方法。

時(shí)序電路邏輯功能的表達(dá)

組合電路的邏輯功能可以用一組輸出方程來(lái)表示人亦可用真值表和波形圖來(lái)表達(dá)。相應(yīng)地,時(shí)序電路可用方程組、狀態(tài)表、狀態(tài)圖和時(shí)序圖來(lái)表達(dá)。從理論上講,有了輸出方程組、激勵(lì)方程組和狀態(tài)方程組,時(shí)序電路的邏輯功能就被唯一地確定了。但是,對(duì)于許多時(shí)序電路而占,僅從這三組方程還不易判斷其邏輯功能,在設(shè)計(jì)時(shí)序電路時(shí),往往很難根據(jù)給出的邏輯需求直接寫(xiě)出這三組方程.困此,還需要用能夠直觀反映電路狀態(tài)變化序列全過(guò)程的狀態(tài)表和狀態(tài)圖來(lái)幫助。三組方程、狀態(tài)表和狀態(tài)圖之間可以直接實(shí)現(xiàn)相互轉(zhuǎn)換,根據(jù)其中任意一種表達(dá)方式,都可以畫(huà)出時(shí)序圖。下面通過(guò)實(shí)例來(lái)討論時(shí)序電路邏輯功能的四種表達(dá)方法.

邏輯方程組

考慮圖6.1.3所示的時(shí)序電路,z由組合電路燈存儲(chǔ)電路兩部分組成c其中,存儲(chǔ)電路由兩個(gè)D觸發(fā)器FFl、FFO構(gòu)成,二者共用一個(gè)時(shí)鐘信號(hào)CP,從而構(gòu)成同步時(shí)序電路。電路的輸入信號(hào)為A,輸出信號(hào)為y。對(duì)觸發(fā)器的激勵(lì)信號(hào)分別為D1和DO,Ol、0。為電路的狀態(tài)變量。

即Clocked synchronous FSM。

系Finite state Machine的縮寫(xiě).