時序可編程邏輯器件的主要類型

目前廣泛應用的可編程時序邏輯電路主要有通用陣列邏輯(GAL②)、復雜可編程邏輯器件(CPLD③)和現場可編程門陣列(FPGA④)。

通用陣列邏輯,GAL的集成度在1000門以下,屬于簡單、低密度型時序可編程邏輯器仵SPLD⑤。它是在組合PLD,例如PLA和PAL基礎上發(fā)展起來的增強型器件,其內部邏輯直接繼承了組合PLD的與一或結構,由一個可編程的與門陣列去

驅動一個或門陣列。它的每個輸出端都設置了基于圖6.7.1原理的OLMC,其具體電路將在6.7.3節(jié)中討論。電路設計者可根據需要編程,對宏單元的內部電路進行不同模式的組合,從而使輸出功能具有一定的靈活性和通用性。

復雜可編程邏輯器件,使用CPLD是實現較復雜時序電路的可選方案之一。它內部集成了多個邏輯單元塊,每個邏輯塊就相當于一個GAL器件。這些邏輯塊可以通過共享可編程開關陣列組成的互連資源,實現它們之間的信息交換,也可以與周圍的I//0模塊相連,實現與芯片外部交換信息。與簡單PLD相比,CPLD不但提高了集成度,大幅增加了I/0端口和內部連線,而且對可編程邏輯宏單元、可編程1/0以及它們的互連策略做了重大改進。部分CPLD內部還集成E2ROM、FIFo或雙口RAM,以適應不同功能的數字系統(tǒng)設計。

現場可編程門陣列,使用FPGA是目前設計高度復雜時序邏輯系統(tǒng)的首選方案之一。它的結構與GAL和CPLD有很大差別,電路設計不受與一或陣列結構的兩級組合邏輯限制。芯片內部主要由許多不同功能的可編程邏輯模塊組成,靠縱橫交錯的分布式可編程互連線連接起來,可構成極其復雜的邏輯電路。它更適合于實現多0LMC系0utput Logic Macro Cell的縮寫。

GAL系Genenc Array Logic的縮寫,是美國LATTICE公司所生產的通用陣列邏輯器件的專用商標

CPLD系Complex Programmable Logic Device的縮寫。

FPGA系Field Programmable Gate Array的縮寫。

SPLD系sequential PLD的縮寫。