TEFGP1C105M8RAssignment Editor引腳分配界面

程的進度以及所用的時間;信息窗口將顯示編譯過程中的信息以及設(shè)計中出現(xiàn)

的錯誤等。編譯時，會自動出現(xiàn)圖b.2.6所示的編譯報告窗口，在左邊窗口選擇要查看的部分，報告內(nèi)容會在右邊窗口顯示出來．

設(shè)計項目的仿真驗證

在仿真前,必須給仿真器提供輸人激勵信號。Quartus Ⅱ支持多種形式的

輸人信號格式:矢量波形文件(.vwf)、矢量表輸出文件(.tbl)等,不可以直接

在TCL控制臺窗口輸人激勵信號。仿真步驟如下:

帶有使能控制端的8線一3線優(yōu)先編碼該電路的行為級描述。

1路一4路數(shù)據(jù)分配器電路的功能表如表題4.6.8所示,IN為1路數(shù)據(jù)輸人信s0為選擇信號,EN為芯片的使能信號,Y3~Y0為輸出信號。x為任意值,z為要求:

用邏輯門設(shè)計該電路,寫出設(shè)計過程,畫出邏輯圖。用Ⅴehl。g HDL的行為建模方式描述該電路。

大多數(shù)數(shù)字系統(tǒng)中,除了需要具有邏輯運算和算術(shù)運算功能的組合邏輯電路外,還需要具有存儲功能的電路,組合電路與存儲電路相結(jié)合可構(gòu)成時序邏輯電路,簡稱時序電路。本章將討論實現(xiàn)存儲功能的兩種邏輯單元電路,即鎖存器和觸發(fā)器①。著重討論它們的電路結(jié)構(gòu)與工作原理,以及所實現(xiàn)的不同邏輯功能。此外,本章還將討論用Ⅴerilog HDL描述鎖存器與觸發(fā)器的方法。

鎖存器和觸發(fā)器分別系latch和nip flop的譯稱。

為了建立雙穩(wěn)態(tài)的概念,可用圖5.1.1所示的物理模型來進行模擬。模型的主體為一峰形物。另用一小球的位置來表示兩種穩(wěn)態(tài)(0,1)和一種介穩(wěn)態(tài)①(峰頂)。若小球原處在左邊的穩(wěn)態(tài),設(shè)在它的左側(cè)施加沖擊力,它將越過峰頂?shù)慕榉�(wěn)態(tài)而進入右邊的另一穩(wěn)態(tài)。反之,此時若在小球的右側(cè)施加一反向的沖擊力,小球又將回復到原來的穩(wěn)態(tài)。顯然,每次要改變小球狀態(tài)時,所施加的沖擊力必須足夠大,否則小球不能越過介穩(wěn)態(tài)的位置,又會返回到原來狀態(tài)。利用這一簡單的模型可以形象地模擬雙穩(wěn)態(tài)及其在兩種穩(wěn)定狀態(tài)間的變化。

雙穩(wěn)態(tài)存儲單元電路

電路結(jié)構(gòu),將兩個非門G1和G2接成圖5.1.2所示的交叉耦合形式,則構(gòu)成最基本的雙穩(wěn)態(tài)電路。下面將從邏輯和模擬兩個角度對其特性和行為進行分析。

邏輯狀態(tài)分析,從電路的邏輯關(guān)系可知,若o=0,由于非門G2的作用,則使u=1,“介穩(wěn)”一詞系由metastable譯出。