整套DDFS使用兩個評估板實(shí)現(xiàn)，一個支持DSP處理器，一個適用于采用AD1955 DAC進(jìn)行模擬信號重構(gòu)。選擇第2代SHARC ADSP-21161N 評估板的原因在于其可用性、易用性，以及適合任何音頻應(yīng)用的精簡配置。

目前仍在量產(chǎn)的ADSP-21161N于不久之前設(shè)計(jì)，支持工業(yè)高端消費(fèi)電子和專業(yè)音頻應(yīng)用，提供高達(dá)110 Mips和660 MFlops，或220 MMACS/s容量。與最新一代的SHARC處理器相比，ADSP-21161N最大的不同在于它采用較短的3級指令管道、一個片內(nèi)1 Mb三端口RAM，以及數(shù)量更少的外設(shè)。

精準(zhǔn)信號音生成器的最后和最關(guān)鍵的級基于AD1955評估板，該板必須從軟件NCO提供的樣本中，以完全還原的方式重構(gòu)模擬信號。這個評估板帶有一個抗混疊濾波器（AAF），優(yōu)化音頻帶寬來滿足Nyquist標(biāo)準(zhǔn)，除了常用的S/PDIF或AES-EBU接收器外，還配有兩個串行音頻接口，用于支持PCM/I2S和DSD數(shù)字流。

PCM/I2S串行鏈路連接器用于將AD1955 DAC板連接到ADSP-21161N EVB的串行端口1和3連接器。這兩個板都可以配置為采用I2S PCM或DSP模式，以48 kSPS、96 kSPS或192 kSPS采樣速率運(yùn)行。DSP串行端口1生成左右通道數(shù)據(jù)、字選擇或左/右?guī)�，以及雙頻DAC的數(shù)字輸入接口所需的SCK位時鐘信號。

串行端口3僅用于生成運(yùn)行DAC內(nèi)插濾波器和Σ-Δ調(diào)制器所需的DAC主時鐘MCLK，調(diào)制器以比輸入采樣頻率（48 kSPS）快256倍（默認(rèn)）的速度運(yùn)行。由于所有DAC時鐘信號都由DSP生成，所以使用Crystek提供的超低噪聲振蕩器CCHD-957替代了板原有的低成本愛普生時鐘振蕩器。其相位噪聲在1 kHz下可能低至-148 dB/Hz，適用于24.576 MHz輸出頻率。

有源I/V轉(zhuǎn)換器必須用于在恒共模電壓下（通常為2.8 V）保持AD1955電流差分輸出，以最大限度減少失真。像AD797 這樣的超低失真和超低噪聲的高精度運(yùn)算放大器能夠滿足此需求，還可用于處理模擬信號重構(gòu)。 

由于兩個差分輸出由DSP分別處理，因此選擇了具有AAF拓?fù)浣Y(jié)構(gòu)的立體聲輸出配置，而不是單聲道模式。這個AAF使用LTspice XVII進(jìn)行仿真。

由于濾波器的最后一部分是無源的，所以應(yīng)該像最近推出的ADA4945 那樣增加一個有源差分緩沖級。這種具備低噪聲、超低失真、快速建立時間特性的全差分放大器是近乎完美的驅(qū)動任何高分辨率SAR和Σ-Δ ADC的DAC配件。ADA4945具有相對較大的共模輸出電壓范圍和出色的直流特性，可以提供出色的輸出平衡，有助于抑制偶數(shù)階諧波失真產(chǎn)品。

(素材：chinaaet.如涉版權(quán)請聯(lián)系刪除）