4nm節(jié)點(diǎn)多芯片系統(tǒng)集成封裝產(chǎn)品出貨，最大封裝體面積約為1500mm2的系統(tǒng)級(jí)封裝。

面向Chiplet（小芯片）的高密度多維異構(gòu)集成技術(shù)平臺(tái)XDFOI™，利用協(xié)同設(shè)計(jì)理念實(shí)現(xiàn)了芯片成品集成與測試一體化，涵蓋2D、2.5D、3D Chiplet集成技術(shù)。

經(jīng)過持續(xù)研發(fā)與客戶產(chǎn)品驗(yàn)證，長電科技XDFOI™不斷取得突破，可有效解決后摩爾時(shí)代客戶芯片成品制造的痛點(diǎn)，通過小芯片異構(gòu)集成技術(shù)，在有機(jī)重布線堆疊中介層（RDL Stack Interposer，RSI）上，放置一顆或多顆邏輯芯片（CPU/GPU等），以及I/O Chiplet和/或高帶寬內(nèi)存芯片（HBM）等，形成一顆高集成度的異構(gòu)封裝體。

由于調(diào)整管和電流設(shè)置電阻而存在較大功耗。該電路的優(yōu)點(diǎn)是簡單、沒有任何EMI，但它僅適用于低電壓應(yīng)用，而且存在一定的發(fā)熱。

基本的開關(guān)模式調(diào)節(jié)方案，功耗主要來自檢流電阻的能量損耗。該方案效率極高，并可重新配置實(shí)現(xiàn)升壓。不過，電路相對(duì)復(fù)雜并且會(huì)產(chǎn)生EMI。

為了降低檢流電阻的功耗，應(yīng)采用低損耗電流檢測電路，例如采用電阻/運(yùn)放結(jié)合的方式提供開關(guān)轉(zhuǎn)換器所要求的反饋電壓。

專用的精密檢流放大器，例如MAX9938T，為檢流電阻兩端的電壓產(chǎn)生25V/V的檢測增益。這一方案能夠把反饋電路的損耗降至幾十毫瓦。

由于CTE不匹配會(huì)影響封裝的可靠性，符合高度要求的Bump在這方面會(huì)起到積極的作用。

這就要求鋼網(wǎng)印刷過程可靠地沉積穩(wěn)定的錫膏量，以產(chǎn)生堅(jiān)固的互連。錫膏從鋼網(wǎng)孔的釋放是由錫膏在鋼網(wǎng)孔側(cè)壁和晶圓焊盤之間的相互作用決定的。據(jù)文獻(xiàn)記載，為了從鋼網(wǎng)印刷中獲得良好的膏體釋放效率，模板開孔面積比 [開孔面積比=開口面積/孔壁面積應(yīng)大于0.66。

該比率限制了給定孔徑大小的模板厚度，并要求使用更薄的模板來印刷更細(xì)的間距。隨著鋼網(wǎng)制作工藝的提升，鋼網(wǎng)開孔的面積比可以適當(dāng)降低.

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