在低阻狀態(tài)下測試時,電壓跌落與中斷模擬器輸出內(nèi)阻呈低阻狀態(tài),相當(dāng)于供電源短路。

由于C1兩端的電壓下降使DC/DC電源模塊停止工作后,使得原來那些由DC/DC電源模塊供電的后一級集成電路,只能靠C2來維持一段時間,但是集成電路不像DC/DC電源模塊那樣有很寬的正常工作電壓范圍。

據(jù)統(tǒng)計(jì),一般集成電路的正常工作電壓是額定電壓的±5%,這個電壓范圍很難由C2來維持一段較長的時間,通常DC/DC電源模塊的輸出電壓為零,集成電路也很快消耗C2中的能量,使C2兩端的電壓小于正常電壓的g~s%,這時集成電路相當(dāng)于掉電,即出現(xiàn)系統(tǒng)復(fù)位現(xiàn)象。

全面理解電壓中斷測試的意思,中斷測試分別模擬實(shí)際電壓中斷的兩種情況,即高阻狀態(tài)和低阻狀態(tài)。

高阻狀態(tài)是由電源從一個交換到另一個時產(chǎn)生的;低阻狀態(tài)是由清除一個過載或電源總線上的缺陷產(chǎn)生的,并可以引發(fā)從負(fù)載產(chǎn)生的反向電流(負(fù)的峰值沖擊電流)。高阻狀態(tài)時,阻塞高阻抗負(fù)載的反向電流;低阻狀態(tài)時,從低阻抗負(fù)載吸收負(fù)的沖擊電流。

從儲能的角度講,高阻狀態(tài)下測試比較容易通過,因此在電源入口處串聯(lián)二極管相當(dāng)于將源的低阻抗變成高阻抗,有利于測試通過。

PCB中地阻抗對抗干擾能力的重要性。實(shí)踐證明,對于3.3Ⅴ的T兒電平邏輯電路來說,共模干擾電流在地平面上的壓降小于0.4Ⅴ將是安全的;如果大于2Ⅴ,則將是危險(xiǎn)的。對于5Ⅴ的T⒒電平邏輯電路,這些電壓將會更高一點(diǎn)(1Ⅴ和2.2Ⅴ)。

從這個意義上,5Ⅴ叨L電平的電路比3.3Ⅴ電平的電路具有更高的抗干擾能力(這種方法可以用來在設(shè)計(jì)產(chǎn)品時對產(chǎn)品EMC風(fēng)險(xiǎn)進(jìn)行評估)。

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