高性能多核系統(tǒng)、復(fù)雜總線互連、大容量存儲(chǔ)接口、高速外設(shè)接口、數(shù)�；旌显O(shè)計(jì)的片上系統(tǒng)級(jí)芯片成為主流，芯片設(shè)計(jì)復(fù)雜度和規(guī)模日益增加。

相較于設(shè)計(jì)，芯片驗(yàn)證面臨的瓶頸問題更為嚴(yán)重，驗(yàn)證花費(fèi)的時(shí)間往往占據(jù)了芯片整體研發(fā)周期的70%以上。

在芯片設(shè)計(jì)復(fù)雜性指數(shù)級(jí)增長(zhǎng)的大趨勢(shì)下，既不犧牲功能驗(yàn)證的完備性，同時(shí)又縮短驗(yàn)證周期、降低驗(yàn)證成本成為當(dāng)下芯片驗(yàn)證方法學(xué)探索的重要課題。

對(duì)于ADC采樣率的研究最高可達(dá)20GS/s，對(duì)于獲取10GHz以上高頻信號(hào)，只能依賴于國(guó)外高速采集模塊，且高速ADC一般僅有6~8bit，轉(zhuǎn)換位數(shù)變低，采樣精細(xì)度也隨之降低，而等效采樣作為前沿技術(shù)，可以在信號(hào)的不同周期進(jìn)行順序采樣，極大地降低了對(duì)采樣率的要求，且可以實(shí)現(xiàn)14 bit及以上垂直分辨率，提高了采樣精細(xì)度。

對(duì)信號(hào)進(jìn)行等效采樣，關(guān)鍵在于被測(cè)高頻信號(hào)周期極短，需要一種極窄脈沖信號(hào)作為本振信號(hào)在ps級(jí)時(shí)間內(nèi)觸發(fā)信號(hào)。

故產(chǎn)生一種延時(shí)步進(jìn)可調(diào),邊沿極窄的脈沖信號(hào)是進(jìn)行等效采樣、重構(gòu)波形的關(guān)鍵技術(shù)。

通過以嵌入式計(jì)算機(jī)為核心的數(shù)據(jù)采集系統(tǒng)來(lái)實(shí)現(xiàn)；由于外部電路的增加，不便于外場(chǎng)攜帶和測(cè)試，不可避免地增加了測(cè)試系統(tǒng)的開發(fā)難度和信號(hào)傳輸處理的損失，可能還會(huì)導(dǎo)致數(shù)據(jù)同步解調(diào)異常和信噪比的惡化等，給被測(cè)試通路的測(cè)試帶來(lái)一些不確定性。

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