TMS320C61416 EMIF總線下雙FPGA加載設(shè)計

發(fā)布時間:2008/5/28 0:00:00 訪問次數(shù):951

　　基于sram結(jié)構(gòu)的fpga容量大，可重復操作，應(yīng)用相當廣泛;但其結(jié)構(gòu)類似于sram，掉電后數(shù)據(jù)丟失，因此每次上電時都需重新加載。目前實現(xiàn)加載的方法通常有兩種：一種是用專用cable通過jtag口進行數(shù)據(jù)加載，另一種是外掛與該fpga廠商配套的prom芯片。前者需要在pc機上運行專用的加載軟件，直接下載到fpga片內(nèi)，所以掉電數(shù)據(jù)仍然會丟失，只適用于fpga調(diào)試階段而不能應(yīng)用于工業(yè)現(xiàn)場的數(shù)據(jù)加載。后者雖然可以解決數(shù)據(jù)丟失問題，但這種專用芯片成本較高，供貨周期也較長(一般大于2個月)，使fpga產(chǎn)品的開發(fā)時間受到很大約束。因此希望找到一種更簡便實用的fpga芯片數(shù)據(jù)加載方法。根據(jù)fpga芯片加載時序分析，本文提出了采用通過市面上常見的flash rom芯片替代專用prom的方式，通過dsp的外部高速總線進行fpga加載;既節(jié)約了系統(tǒng)成本，也能達到fpga上電迅速加載的目的;特別適用于在fpga調(diào)試后期，待固化程序的階段。下面以兩片xilinx公司virtex-4系列xc4vlx60芯片為例，詳細介紹采用ti公司的tms320c61416 dsp控制fpga芯片數(shù)據(jù)加載的軟硬件設(shè)計。

1 xilinx fpga配置原理

　　virtex-4系列的fpga芯片外部配置引腳mode pin(m0、m1、m2)，有5種配置模式，如表1所列。

　　fpga在slave selectmap方式下，共用了表2所列的15個配置引腳。

1.1 配置流程

　　fpga加載時序如圖1所示。各配置信號必須滿足其時序關(guān)系，否則配置工作無法正常完成。

　　圖1中，slave selelctmap加載主要包括以下3個步驟：

　�、賳雍统跏蓟�。fpga上電正常后，通過prog_b引腳低脈沖進行fpga異步復位，使得fpga內(nèi)部邏輯清零。其次prog_b上拉高，停止外部復位，init_b引腳會在tpor時間段內(nèi)自動產(chǎn)生一個由低到高的跳變，指示fpga內(nèi)部初始化完成，可以進行數(shù)據(jù)下載;同時fpga在init_b的上升沿采樣其模式引腳mode pin，決定其模式配置。

　�、诒忍亓骷虞d。init_b信號變高后，不需要額外的等待時間，virtex器件就可以立即開始數(shù)據(jù)的配置。比特流數(shù)據(jù)在外部cclk信號上升沿按字節(jié)方式置入。該過程包括同步初始化字、器件id號校驗、加載配置數(shù)據(jù)幀、crc校驗4個部分。

　�、踫tartup啟動。在成功校驗crc碼位后，比特流命令使得fpga進入startup狀態(tài)。它是由8相狀態(tài)機實現(xiàn)的。中間包括等待dcm鎖相、dci匹配等幾個狀態(tài)，最后fpga釋放外部done引腳，對外輸出高阻態(tài)，由外部上拉高，指示fpga加載成功。

1.2 文件生成

　ise生成數(shù)據(jù)文件主要有3種：bit文件，由二進制格式進行表征邏輯設(shè)計，包括文件頭和配置數(shù)據(jù)，主要用于jtag下載電纜模式;mcs文件，為外部prom燒寫生成的下載文件，ascii碼，與前者不同的是它含有在prom中的數(shù)據(jù)地址和校驗值;bin文件格式，由二進制表示，完全由配置數(shù)據(jù)組成，不需要作其他的提取和進制轉(zhuǎn)換，只是配置前的byte-swapped是在cpld中實現(xiàn)的。本設(shè)計采用的是bin文件格式。

2 硬件實現(xiàn)

　　系統(tǒng)采用2片xilinx virtex-4系列的600萬門的fpga xc4vlx60。主mcu是ti公司高性能定點處理器tms320c6416，對外有2個emif總線接口，分別是64位寬emifa和16位寬emifb。emifb上掛有8位8mb的flash和16位cpld：flash做2片fpga的bin文件保存，之前由仿真器燒寫;cpld用于2片fpga地址譯碼和dsp與fpga配置部分的邏輯接口。整個數(shù)據(jù)流程是在dsp上電啟動后，bootloader自行引導用戶程序運行。該程序負責由emifb總線搬移flash空間中bin文件，通過cpld分別對2片fpga進行配置加載。

3 軟件設(shè)計

　　軟件包括3部分：引導bootloader代碼，加載fpga用戶程序以及接口部分的cpld verilog代碼。

3.1 dsp bootloader

　　本系統(tǒng)中目標板處于fpga調(diào)試后期，需要固化其加載程序。整板上電后，要求脫離仿真器自行加載fpga，因此這里采用dsp的emif boot方式。它是由dsp上電復位后，以默認rom時序通過edma自行搬移bce1的rom空間前1 kb內(nèi)容到片內(nèi)，在其0x0地址開始運行。

　　一般由c編寫的程序代碼長度都遠大于1 kb，如果只是純粹由dsp搬移flash前1 kb空間，這樣便會丟失數(shù)據(jù)，程序無法正常運行。這里采用由匯編語言寫的一個兩次搬移的bootloader程序，來引導較大的用戶程序。使用匯編語言是因為其代碼效率高，代碼長度短(本系統(tǒng)中只有256字節(jié))。兩次搬移是因為第一次dsp自行搬移后的bootloader會占用片內(nèi)的0x0地址前1 kb空間，與下一步的用戶程序0x0地址拷貝沖突(中斷向量表必須放在0x0地址，否則會丟失中斷跳轉(zhuǎn)的絕對地址)，且運行中的bootloader不能覆蓋自身。所以把拷貝用戶程序的那部分代碼放在片內(nèi)較底端運行，騰出了用戶空間的0x0地址。最后整體拷貝結(jié)束后，bootloader再跳轉(zhuǎn)到用戶程序入口地址c_int00運行。

3.2 用戶程序和cpld程序

　　本系統(tǒng)中2片fpga加