目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在fpga設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 fpga全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(clb)、i/o單元(iob)和選擇性塊ram(block select ram)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，xilinx的fpga中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(dll)的數(shù)目不斷增加，最新的virtex ii器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(dcm)。

　　與全局時(shí)鐘資源相關(guān)的原語常用的與全局時(shí)鐘資源相關(guān)的xilinx器件原語包括：ibufg、ibufgds、bufg、bufgp、bufgce、bufgmux、bufgdll和dcm等，如圖1所示。

　　1. ibufg即輸入全局緩沖，是與專用全局時(shí)鐘輸入管腳相連接的首級全局緩沖。所有從全局時(shí)鐘管腳輸入的信號(hào)必須經(jīng)過ibuf元，否則在布局布線時(shí)會(huì)報(bào)錯(cuò)。ibufg支持agp、ctt、gtl、gtlp、hstl、lvcmos、lvdci、lvds、lvpecl、lvttl、pci、pcix和sstl等多種格式的io標(biāo)準(zhǔn)。

　　2. ibufgds是ibufg的差分形式，當(dāng)信號(hào)從一對差分全局時(shí)鐘管腳輸入時(shí)，必須使用ibufgds作為全局時(shí)鐘輸入緩沖。ibufg支持blvds、ldt、lvdsext、lvds、lvpecl和ulvds等多種格式的io標(biāo)準(zhǔn)。

　　3. bufg是全局緩沖，它的輸入是ibufg的輸出，bufg的輸出到達(dá)fpga內(nèi)部的iob、clb、選擇性塊ram的時(shí)鐘延遲和抖動(dòng)最小。

　　4. bufgce是帶有時(shí)鐘使能端的全局緩沖。它有一個(gè)輸入i、一個(gè)使能端ce和一個(gè)輸出端o。只有當(dāng)bufgce的使能端ce有效(高電平)時(shí)，bufgce才有輸出。

　　5. bufgmux是全局時(shí)鐘選擇緩沖，它有i0和i1兩個(gè)輸入，一個(gè)控制端s，一個(gè)輸出端o。當(dāng)s為低電平時(shí)輸出時(shí)鐘為i0，反之為i1。需要指出的是bufgmux的應(yīng)用十分靈活，i0和i1兩個(gè)輸入時(shí)鐘甚至可以為異步關(guān)系。

　　6. bufgp相當(dāng)于ibug加上bufg。

　　7. bufgdll是全局緩沖延遲鎖相環(huán)，相當(dāng)于bufg與dll的結(jié)合。bufgdll在早期設(shè)計(jì)中經(jīng)常使用，用以完成全局時(shí)鐘的同步和驅(qū)動(dòng)等功能。隨著數(shù)字時(shí)鐘管理單元(dcm)的日益完善，目前bufgdll的應(yīng)用已經(jīng)逐漸被dcm所取代。
　　8. dcm即數(shù)字時(shí)鐘管理單元，主要完成時(shí)鐘的同步、移相、分頻、倍頻和去抖動(dòng)等。dcm與全局時(shí)鐘有著密不可分的聯(lián)系，為了達(dá)到最小的延遲和抖動(dòng)，幾乎所有的dcm應(yīng)用都要使用全局緩沖資源。dcm可以用xilinx ise軟件中的architecture wizard直接生成。

　　全局時(shí)鐘資源的使用方法 全局時(shí)鐘資源的使用方法(五種)

1：ibufg + bufg的使用方法：

　　ibufg后面連接bufg的方法是最基本的全局時(shí)鐘資源使用方法，由于ibufg組合bufg相當(dāng)于bufgp，所以在這種使用方法也稱為bufgp方法。

2. ibufgds + bufg的使用方法：

　　當(dāng)輸入時(shí)鐘信號(hào)為差分信號(hào)時(shí)，需要使用ibufgds代替ibufg。

3. ibufg + dcm + bufg的使用方法：

　　這種使用方法最靈活，對全局時(shí)鐘的控制更加有效。通過dcm模塊不僅僅能對時(shí)鐘進(jìn)行同步、移相、分頻和倍頻等變換，而且可以使全局時(shí)鐘的輸出達(dá)到無抖動(dòng)延遲。

4. logic ＋ bufg的使用方法：

　　bufg不但可以驅(qū)動(dòng)ibufg的輸出，還可以驅(qū)動(dòng)其它普通信號(hào)的輸出。當(dāng)某個(gè)信號(hào)(時(shí)鐘、使能、快速路徑)的扇出非常大，并且要求抖動(dòng)延遲最小時(shí)，可以使用bufg驅(qū)動(dòng)該信號(hào)，使該信號(hào)利用全局時(shí)鐘資源。但需要注意的是，普通io的輸入或普通片內(nèi)信號(hào)進(jìn)入全局時(shí)鐘布線層需要一個(gè)固有的延時(shí)，一般在10ns左右，即普通io和普通片內(nèi)信號(hào)從輸入到bufg輸出有一個(gè)約10ns左右的固有延時(shí)，但是bufg的輸出到片內(nèi)所有單元(iob、clb、選擇性塊ram)的延時(shí)可以忽略不計(jì)為“0”ns。

5． logic + dcm + bufg的使用方法：

　　dcm同樣也可以控制并變換普通時(shí)鐘信號(hào)，即dcm的輸入也可以是普通片內(nèi)信號(hào)。使用全局時(shí)鐘資源的注意事項(xiàng) 全局時(shí)鐘資源必須滿足的重要原則是：使用ibufg或ibufgds的充分必要條件是信號(hào)從專用全局時(shí)鐘管腳輸入。換言之，當(dāng)某個(gè)信號(hào)從全局時(shí)鐘管腳輸入，不論它是否為時(shí)鐘信號(hào)，都必須使用ibufg或ibufgds；如果對某個(gè)信號(hào)使用了ibufg或ibufgds硬件原語，則這個(gè)信號(hào)必定是從全局時(shí)鐘管腳輸入的。如果違反了這條原則，那么在布局布線時(shí)會(huì)報(bào)錯(cuò)。這條規(guī)則的使用是由fpga的內(nèi)部結(jié)構(gòu)決定的：ibufg和ibufgds的輸入端僅僅與芯片的專用全局時(shí)鐘輸入管腳有物理連接，與普通io和其它內(nèi)部clb等沒有物理連接。 另外，由于bufgp相當(dāng)于ibufg和bufg的組合，所以bufgp的使用也必須遵循上述的原則。

全局時(shí)鐘資源的例化方法

　　全局時(shí)鐘資源的例化方法大致可分為兩種：
　　一是在程序中直接例化全局時(shí)鐘資源；

　　二是通過綜合階段約束或