摘　要: 采用verilog hdl語言, 在fpga上實(shí)現(xiàn)了32位單精度浮點(diǎn)乘法器的設(shè)計(jì), 通過采用改進(jìn)型booth編碼，和wallace 樹結(jié)構(gòu), 提高了乘法器的速度。本文使用altera quartus ii 4.1仿真軟件, 采用的器件是epf10k100eq 240 -1, 對乘法器進(jìn)行了波形仿真, 并采用0.5cmos工藝進(jìn)行邏輯綜合。
關(guān)鍵詞: 浮點(diǎn)乘法器; boo th 算法; w allace 樹; 波形仿真

　　隨著計(jì)算機(jī)和信息技術(shù)的快速發(fā)展, 人們對微處理器的性能要求越來越高。乘法器完成一次乘法操作的周期基本上決定了微處理器的主頻, 因此高性能的乘法器是現(xiàn)代微處理器中的重要部件。本文介紹了32 位浮點(diǎn)陣列乘法器的設(shè)計(jì), 采用了改進(jìn)的booth 編碼, 和wallace樹結(jié)構(gòu), 在減少部分積的同時, 使系統(tǒng)具有高速度, 低功耗的特點(diǎn), 并且結(jié)構(gòu)規(guī)則, 易于vlsi的實(shí)現(xiàn)。

1　乘法計(jì)算公式

　　32 位乘法器的邏輯設(shè)計(jì)可分為: booth編碼與部分積的產(chǎn)生, 保留進(jìn)位加法器的邏輯, 乘法陣列的結(jié)構(gòu)。

1.1　booth編碼與部分積的邏輯設(shè)計(jì)
　　尾數(shù)的乘法部分,本文采用的是基4 booth編碼方式, 如表1。首先規(guī)定a_m和b_m表示數(shù)據(jù)a和b的實(shí)際尾數(shù),p 表示尾數(shù)的乘積, pp_n表示尾數(shù)的部分積。浮點(diǎn)32 位數(shù), 尾數(shù)是帶隱含位1 的規(guī)格化數(shù), 即: a_m =1×a₂₂a_21….a₀和b_m = 1 ×b₂₂b₂₁.…b₀, 由于尾數(shù)全由原碼表示,相當(dāng)于無符號數(shù)相乘, 24 × 24 位尾數(shù)乘積p 的公式為:





1.2　乘法器的陣列結(jié)構(gòu)
　　本文采用的是3 -2 加法器, 輸入3 個1 位數(shù)據(jù): a, b,ci; 輸出2 個1 位數(shù)據(jù): s, co。運(yùn)算式如下:

　　其邏輯表達(dá)式如下:


　　當(dāng)每個部分積pp_n 產(chǎn)生之后, 將他們相加便得到每個乘法操作的結(jié)果。相加的步驟有很多, 可采用的結(jié)構(gòu)和加法器的種類也很多。比如串行累加:


　　而wallace 樹的乘法陣列如下:


　　加法器之間的連接關(guān)系如圖1, 圖2 所示, 或者從公式(7) 與(8) 中可以看出, 圖1中串行累加的方法延遲為11個3-2 加法器的延遲, 而圖2中, wallace樹延遲為5個3 -2加法器的延遲。圖1的延遲比圖2的延遲大。

圖1　串行累加 圖2　wallace 樹

2　32 位浮點(diǎn)乘法器的設(shè)計(jì)

　　本文是針對ieee754 單精度浮點(diǎn)數(shù)據(jù)格式進(jìn)行的浮點(diǎn)乘法器設(shè)計(jì)。ieee754 單精度浮點(diǎn)格為32位, 如圖3 所示。設(shè)a ,b均為單精度ieee754格式, 他們的符號位, 有效數(shù)的偏移碼和尾數(shù)部分分別用s , e 和m來表示。雙精度和單精度采用的運(yùn)算規(guī)則是一致的, 只是雙精度的位長增加了一倍, 雙精度是64位, 其中尾數(shù)52位, 指數(shù)11位, 1位符號位。所以提高了精度范圍。

圖3　32 位浮點(diǎn)數(shù)據(jù)格式

32 位浮點(diǎn)數(shù)據(jù)格式: a = (- 1) ^s ×m ×2^e-127。其中乘法器運(yùn)算操作分4步進(jìn)行。
(1) 確定結(jié)果的符號, 對a 和b 的符號位做異或操作。
(2) 計(jì)算階碼, 兩數(shù)相乘, 結(jié)果的階碼是兩數(shù)的階碼相加, 由于a 和b 都是偏移碼, 因此需要從中減去偏移碼值127,得到a 和b 的實(shí)際階碼, 然后相加, 得到的是結(jié)果的階碼, 再把他加上127, 變成偏移碼。
(3) 尾數(shù)相乘,a 和b 的實(shí)際尾數(shù)分別為24位數(shù), 即1×m_a 和1×m_b, 最高位1是隱藏位, 浮點(diǎn)數(shù)據(jù)格式只顯示后23位, 所以尾數(shù)相乘結(jié)果應(yīng)為一個48位的數(shù)據(jù)。
(4) 尾數(shù)規(guī)格化, 需要把尾數(shù)相乘的48位結(jié)果數(shù)據(jù)變成24 位的數(shù)據(jù), 分3步進(jìn)行:

① 如果乘積的整數(shù)位為01, 則尾數(shù)已經(jīng)是規(guī)格化了;如果乘積的整數(shù)位為10, 11, 則需要把尾數(shù)右移1位, 同時把結(jié)果階碼加1。
② 對尾數(shù)進(jìn)行舍入操作, 使尾數(shù)為24位, 包括整數(shù)的隱藏位。
③ 把結(jié)果數(shù)據(jù)處理為32位符合ieee浮點(diǎn)數(shù)標(biāo)準(zhǔn)的結(jié)果。包括1位符號位, 8位結(jié)果階碼位, 結(jié)果23尾數(shù)位。

3　32 位浮點(diǎn)乘法器的實(shí)現(xiàn)與仿真