摘　要：利用veriloghdl硬件描述語(yǔ)言自頂向下的設(shè)計(jì)方法和quartusⅱ軟件，在復(fù)雜的可編程邏輯器件(fpga,fieldprogrammablegatearray)中實(shí)現(xiàn)了發(fā)電機(jī)組頻率測(cè)量計(jì)的設(shè)計(jì)。該設(shè)計(jì)采用了光電隔離技術(shù)，提高了系統(tǒng)可靠性和穩(wěn)定性。通過(guò)仿真，表明這種方法與傳統(tǒng)方法設(shè)計(jì)的數(shù)字電子系統(tǒng)相比，便于頻率測(cè)量范圍的擴(kuò)展，同時(shí)其可移植性強(qiáng)、可更改性好。
關(guān)鍵詞：fpga;發(fā)電機(jī)組;頻率測(cè)量計(jì);veriloghdl

圖1 系統(tǒng)總體框圖

2.2頻率測(cè)量的原理

頻率測(cè)量的原理是計(jì)算每秒鐘待測(cè)信號(hào)的脈沖個(gè)數(shù)，也就是利用標(biāo)準(zhǔn)的1hz (周期為1s) 脈寬信號(hào)對(duì)輸入的待測(cè)信號(hào)的脈沖進(jìn)行計(jì)數(shù)，1秒計(jì)數(shù)結(jié)束后對(duì)采集到脈沖個(gè)數(shù)送到數(shù)碼管顯示。

測(cè)頻控制器有3個(gè)輸入信號(hào)：samplefreq為標(biāo)準(zhǔn)的脈沖信號(hào)，reset是復(fù)位控制信號(hào)，start是開(kāi)始測(cè)量信號(hào)；3個(gè)輸出信號(hào)：endmeasure是結(jié)束測(cè)量信號(hào)(計(jì)數(shù)復(fù)位和轉(zhuǎn)換復(fù)位)，gate是允許計(jì)數(shù)信號(hào)(即門控信號(hào))，enableconvert是開(kāi)始轉(zhuǎn)換信號(hào)�？刂屏鞒淌窍葘�(duì)頻率計(jì)復(fù)位，再開(kāi)始測(cè)量，在samplefreq信號(hào)的上升沿，gate信號(hào)使能使計(jì)數(shù)器開(kāi)始工作，到samplefreq的下一個(gè)上升沿，gate反轉(zhuǎn)成低電平使計(jì)數(shù)器停止計(jì)數(shù)，同時(shí)enableconvert使轉(zhuǎn)換器開(kāi)始轉(zhuǎn)換二進(jìn)制數(shù)(轉(zhuǎn)換時(shí)間低于1s)。轉(zhuǎn)換結(jié)束后，十進(jìn)制數(shù)經(jīng)過(guò)7段顯示譯碼器譯碼，然后在數(shù)碼管中顯示所測(cè)信號(hào)的頻率。由于enableconvert信號(hào)的使用使數(shù)碼管數(shù)據(jù)顯示穩(wěn)定，不會(huì)出現(xiàn)閃爍。進(jìn)行下次測(cè)量之前要對(duì)頻率計(jì)進(jìn)行復(fù)位，使數(shù)碼管的數(shù)字顯示清零，為下次顯示做準(zhǔn)備。

本文設(shè)計(jì)的數(shù)字頻率計(jì)有六個(gè)模塊組成：測(cè)頻控制模塊(control)、十分頻模塊(divfreq)、二進(jìn)制計(jì)數(shù)器模塊(counter)、鎖存器模塊(latch)、二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器模塊(bit2bcd)、7段顯示譯碼器模塊(led_encoder)。

3 頻率測(cè)量計(jì)的設(shè)計(jì)

本次設(shè)計(jì)采用verilog hdl語(yǔ)言，運(yùn)用自頂向下的設(shè)計(jì)理念。將系統(tǒng)按功能按層次化分，首先定義頂層功能模塊，并在頂層功能模塊內(nèi)部的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述, 而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來(lái)描述。整個(gè)設(shè)計(jì)分兩步：第一步利用quartus ⅱ5.0圖形塊輸入方式設(shè)計(jì)頂層模塊，頂層圖形塊如圖2所示；第二步在頂層模塊中為每個(gè)圖形塊生成硬件描述語(yǔ)言(verilog hdl)，然后在生成的verilog hdl設(shè)計(jì)文件中，對(duì)低層功能模塊的功能進(jìn)行描述設(shè)計(jì)。