CPLD在多路高速同步數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
發(fā)布時間:2007/4/23 0:00:00 訪問次數(shù):607
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CPLD在多路高速同步數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
摘要：采用VHDL語言設(shè)計，用CPLD控制模/數(shù)轉(zhuǎn)換電路，完成多路模擬輸入的高速同步數(shù)/模轉(zhuǎn)，具有容錯和自檢能力。CPLD與處理之間采用并行接口，具有很好的移植性、可靠性。
關(guān)鍵詞：VHDL CPLD 高速同步數(shù)/模轉(zhuǎn)換 容錯和自檢 并行接口 移植性
引言
CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來的，具有多種工作方式和高集成、高速、高可靠性等明顯的特點，在超高速領(lǐng)域和實時測控方面有非常廣泛的應(yīng)用。與FPGA相比，CPLD比較適合計算機(jī)總線控制、地址譯碼、復(fù)雜狀態(tài)機(jī)、定時/計數(shù)器、存儲控制器等I/O密集型應(yīng)用，且無須外部配置ROM、時延可預(yù)測等。目前的CPLD普遍基于E2PROM和Flash電可擦技術(shù)，可實現(xiàn)100次以上擦寫循環(huán)。部分CPLD支持ISP編程或者配置有JTAG口，對于批量小、品種多的模板開發(fā)極為有利。而用VHDL設(shè)計的程序，借助EDA工具可以行為仿真、功能仿真和時序仿真，最后通過綜合工具產(chǎn)生網(wǎng)表，下載到目標(biāo)器件，從而生成硬件電路。
1 系統(tǒng)設(shè)計原理及框圖
以Altera公司7000S系列CPLD產(chǎn)品之一EPM7128S-10為控制核心，控制模/數(shù)轉(zhuǎn)換電路，最多可完成32路模擬數(shù)據(jù)的16位高速同步A/D轉(zhuǎn)換。
圖1為與A/D轉(zhuǎn)換電路相關(guān)的系統(tǒng)外圍電路框圖。外部32路模擬輸入通過調(diào)理電路后，CPLD控制多路切換器選通某一路信號送入A/D轉(zhuǎn)換器（AD676）進(jìn)行A/D轉(zhuǎn)換，轉(zhuǎn)換結(jié)果經(jīng)過數(shù)據(jù)緩沖在合適的時候通過總線被讀入處理器。一般的設(shè)計思路如下：①主處理器直接控制A/D轉(zhuǎn)換電路，完成模擬輸
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1 系統(tǒng)設(shè)計原理及框圖
以Altera公司7000S系列CPLD產(chǎn)品之一EPM7128S-10為控制核心，控制模/數(shù)轉(zhuǎn)換電路，最多可完成32路模擬數(shù)據(jù)的16位高速同步A/D轉(zhuǎn)換。
圖1為與A/D轉(zhuǎn)換電路相關(guān)的系統(tǒng)外圍電路框圖。外部32路模擬輸入通過調(diào)理電路后，CPLD控制多路切換器選通某一路信號送入A/D轉(zhuǎn)換器（AD676）進(jìn)行A/D轉(zhuǎn)換，轉(zhuǎn)換結(jié)果經(jīng)過數(shù)據(jù)緩沖在合適的時候通過總線被讀入處理器。一般的設(shè)計思路如下：①主處理器直接控制A/D轉(zhuǎn)換電路，完成模擬輸
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