在FPGA和ASIC(包括SoC)等IC產(chǎn)品設(shè)計開發(fā)過程中，芯片燒寫定型(FPGA產(chǎn)品)或者Tape-Out (ASIC產(chǎn)品)之前的系統(tǒng)集成測試階段一般都會進行硬件加速仿真。硬件加速仿真的目的是利用物理硬件高速運行的特點消除軟件仿真器導(dǎo)致的仿真性能瓶頸，使得系統(tǒng)仿真的速度得到成千上萬倍的提高。

硬件加速仿真擁有軟件仿真所不具有的高速特性，因為采用硬件的方式實現(xiàn)驗證對象，其仿真運行速度接近最終產(chǎn)品的現(xiàn)實速度。雖然硬件加速仿真方法具有高速的特性，但卻是以降低調(diào)試能力為代價的，如何在高速仿真下提供更強的調(diào)試能力成為硬件加速仿真方法所關(guān)注的焦點之一。

ASIC設(shè)計和SoC的硬件加速仿真面臨了更多的挑戰(zhàn)。并且ASIC和SoC產(chǎn)品的NRE(投片費)費用隨著工藝的進步呈現(xiàn)高速的增長，一次失敗的流片不僅僅導(dǎo)致產(chǎn)品上市時間的推遲也提高了產(chǎn)品的開發(fā)成本。這些挑戰(zhàn)包括：

1． 如何把ASIC設(shè)計代碼應(yīng)用于基于FPGA的硬件加速電路板上？

2． 如何將大型設(shè)計劃分到多顆FPGA芯片進行加速仿真？

3． 如何實現(xiàn)SoC的軟/硬件加速協(xié)同驗證？

4． 如何實現(xiàn)設(shè)計內(nèi)部信號的調(diào)試？

5． 如何實現(xiàn)不依賴于HDL仿真器的C/C++/SystemC測試激勵，以消除軟件仿真器帶來的性能瓶頸？

6． 如何實現(xiàn)GUI軟件方式的交互調(diào)試平臺？

Aldec公司的HES硬件仿真加速系統(tǒng)為上述問題提供了最佳的解決方案。HES系統(tǒng)能夠自動地將ASIC設(shè)計代碼中的門控時鐘邏輯轉(zhuǎn)換為FPGA設(shè)計中的時鐘使能邏輯，能夠自動地將ASIC設(shè)計中的存儲器模型轉(zhuǎn)換成FPGA片內(nèi)或片外存儲器。用戶可以通過在計算機中插入多塊帶PCI接口的HES硬件加速板，并通過DVM(Design Verification Manager)工具自動地將大型設(shè)計劃分到多顆FPGA芯片中去。在HES系統(tǒng)中，用戶可以在RTL級或EDIF網(wǎng)表級指定需要追蹤的設(shè)計內(nèi)部信號，并由DVM自動完成相關(guān)的代碼修改等工作。DVM還提供了豐富的API接口函數(shù)，屏蔽了硬件加速板的驅(qū)動問題，允許用戶通過C/C++/SystemC代碼直接控制和訪問硬件仿真加速電路板，無須通過HDL軟件仿真器提供測試激勵；例如編寫基于C的Testbench，編寫用戶自定義開發(fā)的GUI軟件等。

對于SoC的硬件加速仿真，HES系統(tǒng)還提供了軟件代碼的調(diào)試能力。通過HES硬件加速板與ARM等處理器子板相連在硬件上實現(xiàn)SoC設(shè)計，然后通過ARM子板上的Emulator接口和計算機中的IDE軟件調(diào)試器實現(xiàn)軟件代碼的調(diào)試能力。在軟件代碼調(diào)試的同時，用戶還可以通過HDL仿真器或自定義開發(fā)的GUI應(yīng)用軟件實現(xiàn)硬件部分的仿真調(diào)試。

HES硬件仿真加速系統(tǒng)

在IC產(chǎn)品的設(shè)計開發(fā)過程中，大約有60%~90%的時間被用于設(shè)計的反復(fù)調(diào)試、仿真驗證、原型驗證以及硬件測試；提高驗證工作的效率對縮短產(chǎn)品上市時間和滿足日益復(fù)雜的設(shè)計驗證需求起到至關(guān)重要的作用。軟件仿真器的仿真速度提升空間有限，無法解決日益突出的設(shè)計規(guī)模越來越大和復(fù)雜而開發(fā)周期急劇縮短的矛盾，因此必須尋求一種新穎的和可行有效的方法。Aldec公司及時地推出了硬件仿真加速系統(tǒng)—HES (Hardware Embedded Simulation accelerator )。

硬件仿真加速系統(tǒng)(HES)采用了增量原型技術(shù)，在不同的設(shè)計驗證階段可以把用戶設(shè)計中的模塊以遞增的方式移植到硬件中，隨著用戶設(shè)計中硬件移植比例的增加，仿真速度逐漸提升。以往在HDL軟件仿真器中需要運行數(shù)天的驗證工作在HES系統(tǒng)中只需要幾分鐘即可完成。HES系統(tǒng)針對ARM、MIPS等嵌入式系統(tǒng)及存儲器設(shè)計有專門的解決方案，可以大大提高仿真驗證速度及軟硬件協(xié)同驗證調(diào)試的靈活性。HES系統(tǒng)的使用非常簡單，它不需額外的JTAG接口，電纜以及電源等，完全通過PCI總線接口實現(xiàn)和主計算機的通信。

HES系統(tǒng)中的硬件加速板采用PCI總線(支持32和64位PCI總線)在軟件和硬件之間建立了連接，并且利用先進的技術(shù)解決了硬件和軟件速度不一致的問題，保證了加速仿真的結(jié)果和實際結(jié)果完全一致。HES系統(tǒng)通過DVM(Design verification manager)工具把硬件模型和軟件仿真器連接到一起，DVM可與任意軟件仿真器組成強大的IC驗證系統(tǒng)。HES硬件加速板通過子板(Daughter Board)接口實現(xiàn)級聯(lián)，以滿足大型系統(tǒng)的驗證需求；HES硬件加速板還支持網(wǎng)絡(luò)化的團隊設(shè)計。HES的硬件加速板有多種不同型號，支持Xilinx和Altera多種FPGA器件，設(shè)計師可以根據(jù)設(shè)計規(guī)模等選擇滿足自己需要的HES硬件加速板。目前單塊HES板最大可以支持1200萬門的設(shè)計，多板級聯(lián)可以對高達4800萬門的設(shè)計進行驗證。

針對于帶有大量存儲器的設(shè)計，HES提供了專門的解決方案。普通HES硬件加速板上帶有128M bit的存儲器，包括DDR、SDRAM、SSRAM、DPRAM等類型；只需通過DVM設(shè)置外部存儲器(FPGA芯片以外)。針對用戶的大容量存儲器設(shè)計(大于128M bit)，Aldec公司提供了帶有大容量存儲器的HES硬件加速板，如提供256M bit存儲器的HES1x2000板。用戶也可以級聯(lián)多塊HES硬件加速板，增加對設(shè)計和存儲器的加速仿真能力。除此之外，