傳統(tǒng)的綜合技術(shù)越來越不能滿足當今采用90納米及以下工藝節(jié)點實現(xiàn)的非常大且復雜的FPGA設計的需求了。問題是傳統(tǒng)的FPGA綜合引擎是基于源自ASIC的方法，如底層規(guī)劃、區(qū)域內(nèi)優(yōu)化(IPO,In-place Optimization)以及具有物理意識的綜合(physically-aware synthesis)等。然而，這些從ASIC得來的綜合算法并不適用于FPGA的常規(guī)架構(gòu)和預定義的布線資源。
最終的結(jié)果是，所有的三種傳統(tǒng)FPGA綜合方法需要在前端綜合與下游的布局布線工具之間進行多次耗時的設計反復，以獲得時序收斂。這個問題的解決方案是一種基于圖形的獨特物理綜合技術(shù)，能夠提供一次通過、按鈕操作的綜合步驟，不需要(或者需要很少)與下游的布局布線引擎的設計反復。而且，基于圖形的物理綜合在總體的時鐘速度方面可以將性能提高5%到20%。Synplify Premier先進FPGA物理綜合工具就是這樣一種工具，專門針對那些設計很復雜的高端FPGA設計工程師而定制，他們的設計需要真正的物理綜合解決方案。
本文首先介紹了主要的傳統(tǒng)綜合方法，并說明這些方法存在的相關(guān)問題，然后介紹基于圖形的物理綜合概念，并指出這種技術(shù)如何滿足當前先進FPGA的設計需求。
傳統(tǒng)綜合解決方案存在的問題
對于2微米的ASIC技術(shù)節(jié)點以及上世紀80年代早期以前來說，電路單元(邏輯門)相關(guān)的延時與互連(連接線)相關(guān)延時的比例約80:20，也就是說門延時約占每個延時路徑的80%。這樣一來，設計師可以用連線負載模型來估計互連延時，在連線負載模型中，每個邏輯門輸入被賦予某個“單位負載”值，與某個特定路徑相關(guān)的延時可以作為驅(qū)動門電路的強度和連接線上的總電容性負載的函數(shù)來計算得出。
類似地，當在上世紀80年代后期(大約引入1微米技術(shù)節(jié)點的時候)第一個RTL綜合工具開始用在ASIC設計中的時候，電路單元的延時與連線延時相比還是占主導地位，比例約為66:34。因此，早期的綜合工具還是基于它們的延時估計方法，并使用簡單的連線負載模型進行優(yōu)化。由于電路單元的延時占據(jù)主導，因此初期綜合引擎使用的基于連線負載的時序估計足夠準確，下游的布局布線引擎通常能在相對較少的幾次反復(在RTL和綜合階段之間)條件下實現(xiàn)設計。
然而，隨著每個后續(xù)技術(shù)節(jié)點的引入，互連延時大大地增加(事實上，就2005年采用90納米技術(shù)實現(xiàn)的標準單元ASIC來說，電路單元與互連的延時比例現(xiàn)在已經(jīng)接近20:80)。這使得綜合引擎的延時估計與布局布線后實際延時的關(guān)聯(lián)性越來越低。
這具有一些很重要的牽連性，因為綜合引擎在不同的優(yōu)化方法之間選擇，以及在實現(xiàn)功能的替代方法(諸如基于它們的時序預測的加法器)之間選擇。例如，假設某個包含一個加法器(以及其它組件)的特定時序路徑被預知具有一些(時序)裕量，這種情況下，綜合工具可以選擇一個占用芯片面積相對較小的較慢加法器版本。但是，如果時序估計與實際的布局布線后延遲情況出入比較大的話，這個路徑可能最后非常慢。這樣一來，不準確的延時估計意味著綜合引擎最后才對不正確的對象進行優(yōu)化，只有在完成了布局布線后你才發(fā)現(xiàn)問題并不是像你(或綜合引擎)所想的那樣，其結(jié)果是獲得時序收斂所需的工作量將大大地增加，因為從前端到后端的設計反復次數(shù)大大增加了。
為了解決這些問題，有必要了解在綜合過程中與設計相關(guān)的物理特性。因此，隨著時間的推移，ASIC綜合技術(shù)(緊跟著FPGA綜合技術(shù))采用了一系列的方法(某些情況下也拋棄了一些方法)，例如下面討論的底層規(guī)劃、IPO和具有物理意識的綜合。
底層規(guī)劃
對于ASIC的RTL綜合，底層規(guī)劃技術(shù)在上世紀90年代早期出現(xiàn)，稍晚于綜合技術(shù)本身的問世。底層規(guī)劃工具允許設計師在器件上定義物理區(qū)域，通過手工或者使用自動交互技術(shù)來對這些區(qū)域布局，并將設計的不同部分分配到這些區(qū)域。
底層規(guī)劃涉及到逐個模塊地綜合和優(yōu)化設計，然后在最后將所有東西“縫合”在一起(早期底層規(guī)劃工具使用的綜合算法都是基于連接線負載模型)。這意味著底層規(guī)劃工具不能按每個單元優(yōu)化邏輯，只能影響邏輯模塊的布局。而且，在定義上，底層規(guī)劃工具不會全局性地考慮布線資源，在設計完全布線完成之前，它不可能準確分析所有的時序路徑。這會導致在前端和后端工具之間的大量耗時的設計反復。盡管這種方法可以提高ASIC設計的時序性能和降低功耗，但它需要對設計的復雜分析和很高的專業(yè)技術(shù)水準。

圖1：FPGA的主流架構(gòu)。
在早期，采用ASIC底層規(guī)劃有下面幾個原因：作為一種獲得時許收斂的方法解決有限容量的問題，并支持基于逐個模塊的遞增變化。最近，底層規(guī)劃不再被認為是一種其本身能獲得時序收斂的方法；底層規(guī)劃依然是一種有用的方法，但只是在與其它方法(例如物理優(yōu)化)結(jié)合的時候才有用，使用綜合后門級網(wǎng)表的底層規(guī)劃依然需要非常多的專門技術(shù)。
對于FPGA來說，直到上世紀90年代晚期，底層規(guī)劃技術(shù)還沒有成為主流應用。平均而言，在一個FPGA設計中，關(guān)鍵路徑一般會經(jīng)過3個區(qū)域。由