3d封裝一般可分為下列六種基本型態(tài)，(1)于個別封裝完成后再進行堆棧，其中staktek co.為其代表(如圖二)，(2)以焊線接合方式，其中sharp、fujitsu與intel皆有相關產品（如圖三），(3)以錫球形式進行堆棧（如圖四），(4)silicon-on-silicon之接合型態(tài)，如以wafer bonding方式接合之封裝，(5)以軟板型態(tài)折疊而成之3d封裝，與（6）混合型態(tài)，如焊線與錫球混合、3d與平面式mcm結合而成的sip等。3d封裝雖可有效的縮減封裝面積與進行系統(tǒng)的初步整合，然其結構較復雜且散熱設計、電性特性、翹曲度及可靠度控制與組合良率等皆比單一芯片封裝更具挑戰(zhàn)度。就目前所采用的結構觀之，大多數(shù)的3d封裝皆不具可重工性。為提升組合良率，kgd（known good die）的要求將很難避免。對3d封裝而言如何增進其可重工性實為一重要且待積極改善的課題。目前國內大多數(shù)之3d封裝皆采焊線連接式，將兩個芯片上下堆棧后以sop或bga方式封裝為主，兩個芯片以上的3d封裝在國內上尚不多見。
三、晶圓級封裝
自美國sandia實驗室發(fā)表其第一顆晶圓級封裝（minibga，圖五）至今已近十年。晶圓級封裝種類繁多不勝枚舉，如shellcase的shellop & shellbga、fujitsu的supercsp、fct的ultracsp、chipscale inc. 的msmt & mga與tessera的wlcsp等。wlp與常見的覆晶封裝（flip chip）主要的不同在于其緩沖層之設計與不需充填底膠(underfill)。因少了underfill的保護，若結構設計不佳則wlp封裝會因為芯片與基板間的熱膨脹量不匹配而導致過高之熱應力/應變而提早破壞。因此晶圓級封裝最主要的設計概念之一就是借著適當?shù)慕Y構緩沖層及錫球幾何控制與布置之設計，來降低層間熱應力/應變以增加緩沖層、線路與錫球之可靠度。
由已知的結構觀之，supercsp利用保護層(encapsulant)以及銅柱(copper post)來減小因熱膨脹系數(shù)差異而造成的熱應力/應變，以增加此晶圓級封裝結構的可靠度。ultracsp與shellcase的晶圓級封裝皆不具有較佳的應力緩沖層。以上三種結構雖具有降低熱應力/應變之緩沖層設計但并不完整，因此當封裝體具有較大dnp (distance from neutral point) 時，將面臨長時可靠度之考驗。tessera的晶圓級封裝結構，雖其應力緩沖層結構甚佳但制程困難。綜合近年來的晶圓級封裝發(fā)展趨勢而論，盡管有相當多之封裝結構提出，然而就其所提供的測試環(huán)境與數(shù)據(jù)看來，wlp于大尺寸（如、10mm x 10mm）的封裝上，其可靠度仍無法于 -55o
一、前 言
雖然目前的封裝量產主體仍以dip、sop/tsop、qfp/tqfp與bga等傳統(tǒng)封裝為主。然為滿足產品輕、薄、短、小與系統(tǒng)初步整合的需求，各樣式的封裝結構推陳出新。其中能符合輕薄短小與高密度要求的晶圓級封裝（wafer level packaging，wlp）與3d封裝漸漸受到重視。無論晶圓級封裝或3d封裝，其結構型態(tài)經(jīng)常需因客戶端之要求而有所變化。如何增強研發(fā)能力以縮減封裝開發(fā)流程并提高結構體之長時可靠度與提高組裝良率以面對time-to-market的要求，對國內大多數(shù)以代工為主的封裝廠而言不啻是一項嚴苛的挑戰(zhàn)。然而wlp推行多年至今，各廠家所提出多種的晶圓級封裝結構中，其封裝與組裝良率仍待提升，且應用在較大尺寸之產品如128mb dram的長時可靠度不良，及相關的測試如、低成本之wafer level probing與burn-in技術仍待解決為其于應用上的主要障礙。3d封裝為sip（system in packaging）的一種，其應用除電子封裝外亦可用于光電、微機電（mems）與rf封裝等。3d封裝結構雖可有效率的縮減封裝面積并可將系統(tǒng)作一初步之整合，然其與平面式mcm（multi-chip module）相同的需面對組裝良率的挑戰(zhàn)。其系統(tǒng)組合良率將隨著整合組件數(shù)目的增加而快速下降。 如何增進組合良率及其可重工性為3d封裝之重要課題。本文將對3d與wlp封裝的發(fā)展做一概述。
3d封裝一般可分為下列六種基本型態(tài)，(1)于個別封裝完成后再進行堆棧，其中staktek co.為其代表(如圖二)，(2)以焊線接合方式，其中sharp、fujitsu與intel皆有相關產品（如圖三），(3)以錫球形式進行堆棧（如圖四），(4)silicon-on-silicon之接合型態(tài)，如以wafer bonding方式接合之封裝，(5)以軟板型態(tài)折疊而成之3d封裝，與（6）混合型態(tài)，如焊線與錫球混合、3d與平面式mcm結合而成的sip等。3d封裝雖可有效的縮減封裝面積與進行系統(tǒng)的初步整合，然其結構較復雜且散熱設計、電性特性、翹曲度及可靠度控制與組合良率等皆比單一芯片封裝更具挑戰(zhàn)度。就目前所采用的結構觀之，大多數(shù)的3d封裝皆不具可重工性。為提升組合良率，kgd（known good die）的要求將很難避免。對3d封裝而言如何增進其可重工性實為一重要且待積極改善的課題。目前國內大多數(shù)之3d封裝皆采焊線連接式，將兩個芯片上下堆棧后以sop或bga方式封裝為主，兩個芯片以上的3d封裝在國內上尚不多見。
三、晶圓級封裝
自美國sandia實驗室發(fā)表其第一顆晶圓級封裝（minibga，圖五）至今已近十年。晶圓級封裝種類繁多不勝枚舉，如shellcase的shellop & shellbga、fujitsu的supercsp、fct的ultracsp、chipscale inc. 的msmt & mga與tessera的wlcsp等。wlp與常見的覆晶封裝（flip chip）主要的不同在于其緩沖層之設計與不需充填底膠(underfill)。因少了underfill的保護，若結構設計不佳則wlp封裝會因為芯片與基板間的熱膨脹量不匹配而導致過高之熱應力/應變而提早破壞。因此晶圓級封裝最主要的設計概念之一就是借著適當?shù)慕Y構緩沖層及錫球幾何控制與布置之設計，來降低層間熱應力/應變以增加緩沖層、線路與錫球之可靠度。
由已知的結構觀之，supercsp利用保護層(encapsulant)以及銅柱(copper post)來減小因熱膨脹系數(shù)差異而造成的熱應力/應變，以增加此晶圓級封裝結構的可靠度。ultracsp與shellcase的晶圓級封裝皆不具有較佳的應力緩沖層。以上三種結構雖具有降低熱應力/應變之緩沖層設計但并不完整，因此當封裝體具有較大dnp (distance from neutral point) 時，將面臨長時可靠度之考驗。tessera的晶圓級封裝結構，雖其應力緩沖層結構甚佳但制程困難。綜合近年來的晶圓級封裝發(fā)展趨勢而論，盡管有相當多之封裝結構提出，然而就其所提供的測試環(huán)境與數(shù)據(jù)看來，wlp于大尺寸（如、10mm x 10mm）的封裝上，其可靠度仍無法于 -55o
公網(wǎng)安備44030402000607
