sfi-4接口的數(shù)據(jù)處理分為i/o接口處理和用戶fifo兩大功能，其中關(guān)鍵的部分是i/o接口處理，它把高速的數(shù)據(jù)在fpga內(nèi)部利用了virtex-5器件內(nèi)部的iserdes、oserdes和iodelay資源進(jìn)行了串并轉(zhuǎn)換和dpa(動態(tài)相位對齊)。下面來介紹各個功能部分的設(shè)計(jì)原理。

　　(1)收端的rxi/f模塊

　　來自i/o引腳的接收端數(shù)據(jù)一方面在fpga i/0內(nèi)部通過iserdes進(jìn)行串并轉(zhuǎn)換，然后把數(shù)據(jù)速率降低1/4供內(nèi)部處理；另一方面用移相狀態(tài)機(jī)在iodelay模塊上進(jìn)行移相，多達(dá)64級，每級大約15 ps，直到采樣時鐘的上升沿對準(zhǔn)數(shù)據(jù)有效窗口的中心位置。rxif模塊處理后的效果如圖1所示。只做位對齊的前提是要求在分配i/o引腳時給sfi－4接口同方向的信號盡可能靠近，數(shù)據(jù)總線間skew盡可能小，并且pcb布線要等長。

　　圖1 rxi/f模塊處理后的效果

　　(2) 收端的rx fifo模塊

　　使用此fifo的目的是一方面把iserdes輸出的共64位數(shù)據(jù)寫入fifo；另一方面用用戶時鐘讀出fifo數(shù)據(jù)給后端的用戶邏輯使用，最終達(dá)到隔離區(qū)域時鐘和用戶時鐘的目的。fifo的位置如圖2所示。

　　圖2 fifo的位置

　　(3)發(fā)送端的txi/f模塊

　　發(fā)送端的處理是內(nèi)部己經(jīng)處理好的數(shù)據(jù)經(jīng)過fpga i/o內(nèi)部的oserdes進(jìn)行并串轉(zhuǎn)換輸出，如圖3所示的oserdes部分。

　　圖3 oserdes部分

　　(4) 發(fā)送端的tx fifo模塊

　　使用此fifo的目與rx fifo功能類似，區(qū)別在于讀出∏fo的數(shù)據(jù)通過oserdes進(jìn)行并轉(zhuǎn)串輸出。

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