從圖1所示的系統(tǒng)框圖中可以看出內(nèi)部處理是相當(dāng)復(fù)雜的，為了讓讀者更好地了解接口的設(shè)計過程，筆者在框圖中劃分了內(nèi)部處理模塊，即分為lo接口處理模塊、用戶fifo和參數(shù)配置3大部分。其中最關(guān)鍵的部分是i/o接口處理，它把高速數(shù)據(jù)在fpga內(nèi)部利用virtex-5器件內(nèi)部iserdes、oserdes和iodelay資源進(jìn)行了串并轉(zhuǎn)換和dpa(動態(tài)相位對齊)。

　　圖1 xilinx spl-4解決方案框圖

　　(1)sink core i/0接口設(shè)計

　　對于數(shù)據(jù)通道，sink core的接收數(shù)據(jù)在fpga i/o內(nèi)部通過iserdes串并轉(zhuǎn)換后，把數(shù)據(jù)速率降低供內(nèi)部處理。這樣做的目的是降低了fpga內(nèi)部系統(tǒng)頻率，使時序更加容易滿足。而對于狀態(tài)信｀患通道，把內(nèi)部處理的數(shù)據(jù)直接經(jīng)過lo里的寄存器鎖存輸出，如圖2所示。

　　圖2 sink core i/o接口

　　(2)source core i/o接口設(shè)計

　　source core的處理是內(nèi)部已經(jīng)處理好的數(shù)據(jù)經(jīng)過fpga i/o內(nèi)部的oserdes進(jìn)行并串轉(zhuǎn)換輸出。而對于狀態(tài)信息通道，因為速率比較低，最高不超過數(shù)據(jù)通道速率的1/4。所以處理起來比較簡單，直接使用fpga i/o內(nèi)部的寄存器鎖存輸出到內(nèi)部處理即可，如圖3所示。

　　圖3 source core i/o接口

　　(3)dpa功能

　　對于數(shù)據(jù)對齊來說，由于在spi-4中允許數(shù)據(jù)的偏移為±1個bit，所以除了要做位對齊外，還需要做通道對齊。位對齊就是利用xilinx vitex-5器件內(nèi)部的iodelay模塊用移相狀態(tài)機在其上面進(jìn)行移相。多達(dá)64級，每級大約75ps，直到采樣時鐘對齊到數(shù)據(jù)窗口的中間位置。位對齊的效果如圖4所示。

　　圖4 位對齊效果

　　通道對齊利用協(xié)議指定的training pattern作為對齊信息和iserdes模塊中的bitslip功能來進(jìn)行，效果如圖5所示。

　　圖5 通道對齊前后效果

　　只有完成這兩個對齊過程，接收端的輸入數(shù)據(jù)才真正被處理完畢，這時數(shù)據(jù)就可以直接供給內(nèi)部做協(xié)議處理。

　　(4)用戶fifo

　　該fifo用于與用戶邏輯連接的，其原理是把內(nèi)部協(xié)議處理后的數(shù)據(jù)寫入fifo，然后讀出fifo的數(shù)據(jù)作為后級的用戶邏輯使用。有機地隔離了用戶邏輯和用戶fifo，使用戶邏輯的設(shè)計更加清晰和容易。

　　(5)參數(shù)配置

　　該模塊主要做參數(shù)配置作用，用來配置支持的端口數(shù)、最大發(fā)送包長、遍歷長度及連續(xù)的dip4和dip2有效數(shù)目等。

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