數(shù)字信號處理FPGA的仿真
發(fā)布時間:2008/12/17 0:00:00 訪問次數(shù):798
開始仿真時,打開準備好的波形,選擇file|open|fun_text.scf命令。注意:上邊和左邊的菜單已經(jīng)變化了。從菜單pile|end time屮設定時間為1μs。在fun_text.scf窗口中單擊符號并在重寫時鐘窗口設定(左側菜單按鈕)時鐘周期為25ns。設定m=715827883(m=232/6),這樣合成器的周期就是6個時鐘周期長。選擇maxplusii|simulator并單擊start按鈕就開始進行仿真了。應該給出一個與圖1相近的輸出。注意:rom是按二進制偏移(例如:zero=128)編碼的。當完成以后,改變頻率,就出現(xiàn)一個8個循環(huán)的周期,也就是(m=232/8),重復仿真的上述過程。
圖1 頻率合成器設計的vhdl仿真
歡迎轉載,信息來自維庫電子市場網(wǎng)(www.dzsc.com)
開始仿真時,打開準備好的波形,選擇file|open|fun_text.scf命令。注意:上邊和左邊的菜單已經(jīng)變化了。從菜單pile|end time屮設定時間為1μs。在fun_text.scf窗口中單擊符號并在重寫時鐘窗口設定(左側菜單按鈕)時鐘周期為25ns。設定m=715827883(m=232/6),這樣合成器的周期就是6個時鐘周期長。選擇maxplusii|simulator并單擊start按鈕就開始進行仿真了。應該給出一個與圖1相近的輸出。注意:rom是按二進制偏移(例如:zero=128)編碼的。當完成以后,改變頻率,就出現(xiàn)一個8個循環(huán)的周期,也就是(m=232/8),重復仿真的上述過程。
圖1 頻率合成器設計的vhdl仿真
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