DSP嵌入式系統(tǒng)主程序代碼
發(fā)布時間:2008/12/17 0:00:00 訪問次數(shù):773
系統(tǒng)上電后,ads5422一直工作,采樣產生的數(shù)據是否存儲到idt72v2113中,由tms320c6203b的dx0引腳狀態(tài)來決定。tms320c6203b進行初始化,外部擴展總線的xce3設置為同步fifo讀操作模式。dma通道0配置為每次傳輸1幀,每幀1024個半字(hw,halfword),同步事件設置為外部中斷4,觸發(fā)極j性為高電平,初始化定時器0,定時間隔為22 ms。
當外部同步信號到來時,啟動定時器0,手動啟動dma通道0,同時設置dx0為低電平。ads5422采樣產生的數(shù)據開始寫人idt72v2113,當定時器0中斷到來時,設置dx0為高電平,關閉idt72v2113的寫使能,采樣數(shù)據不再存儲到idt72v2113內。隨著數(shù)據不斷寫入idt72v2l 13,當其內部的數(shù)據量大于1023 hw時,idt72v2113的將空標志信號(pae)由低電平變?yōu)楦唠娖,使得tms320c6203b的外部中斷信號有效,從而觸發(fā)dma傳輸。tms3⒛c6203b的dma通道0通過外部擴展總線(xb)讀取1024 hw的數(shù)據,存儲于內部ram中,傳輸結束后向tms320c6203b發(fā)送中斷,通知tms320c6203b處理數(shù)據。tms3⒛c6203b處理完數(shù)據后,通過usb2.0接口發(fā)送處理結果,然后重新啟動dma通道0,進行下一次dma傳輸。如此循環(huán),直到處理完所有數(shù)據。當下一個外部同步信號到來時,進行下一輪數(shù)據采樣處理過程。
主程序代碼
主程序設置dsp、ad和fifo。
歡迎轉載,信息來源維庫電子市場網(www.dzsc.com)
系統(tǒng)上電后,ads5422一直工作,采樣產生的數(shù)據是否存儲到idt72v2113中,由tms320c6203b的dx0引腳狀態(tài)來決定。tms320c6203b進行初始化,外部擴展總線的xce3設置為同步fifo讀操作模式。dma通道0配置為每次傳輸1幀,每幀1024個半字(hw,halfword),同步事件設置為外部中斷4,觸發(fā)極j性為高電平,初始化定時器0,定時間隔為22 ms。
當外部同步信號到來時,啟動定時器0,手動啟動dma通道0,同時設置dx0為低電平。ads5422采樣產生的數(shù)據開始寫人idt72v2113,當定時器0中斷到來時,設置dx0為高電平,關閉idt72v2113的寫使能,采樣數(shù)據不再存儲到idt72v2113內。隨著數(shù)據不斷寫入idt72v2l 13,當其內部的數(shù)據量大于1023 hw時,idt72v2113的將空標志信號(pae)由低電平變?yōu)楦唠娖,使得tms320c6203b的外部中斷信號有效,從而觸發(fā)dma傳輸。tms3⒛c6203b的dma通道0通過外部擴展總線(xb)讀取1024 hw的數(shù)據,存儲于內部ram中,傳輸結束后向tms320c6203b發(fā)送中斷,通知tms320c6203b處理數(shù)據。tms3⒛c6203b處理完數(shù)據后,通過usb2.0接口發(fā)送處理結果,然后重新啟動dma通道0,進行下一次dma傳輸。如此循環(huán),直到處理完所有數(shù)據。當下一個外部同步信號到來時,進行下一輪數(shù)據采樣處理過程。
主程序代碼
主程序設置dsp、ad和fifo。
歡迎轉載,信息來源維庫電子市場網(www.dzsc.com)
熱門點擊
- FPGA技術按顆粒度分類
- DDS各部分的具體參數(shù)
- 數(shù)字信號處理FPGA的結構
- 基于FPGA的DDS任意波形發(fā)生器
- DSP概述
- 數(shù)字信號處理FPGA的仿真
- 數(shù)字信號處理FPGA設計的編譯
- DDS的基本原理
- DSP嵌入式系統(tǒng)主程序代碼
- DDS的基本參數(shù)計算公式
推薦技術資料
- 業(yè)余條件下PCM2702
- PGM2702采用SSOP28封裝,引腳小而密,EP3... [詳細]