由于電源電壓比FET的VG。大很多，所以差動(dòng)放大電路部分的設(shè)計(jì)中按照VG=0來(lái)計(jì)算各部分的電流。由于希望設(shè)定各FET的源極電流為ImA（低于所使用的JFET的ID。。的適當(dāng)值），所以確定在源極電阻R。的值時(shí)應(yīng)使流過R。的電流為2mA(=l mA×2)。如果認(rèn)為VG=0，那么R。上的電壓降為15V，所以Rs一15V／2mV=7.5kC1。
    設(shè)定漏極電阻的值時(shí)，大約使漏極電流產(chǎn)生的電壓降為幾伏就可以（如果這個(gè)電壓降過大，將會(huì)使大信號(hào)受到限制；反之如果過小，將會(huì)超過次級(jí)的OP放大器的輸入電壓范圍）。圖3.38的電路中，設(shè)定漏極電阻值為4.7k0,，所以漏極電阻上的電壓降為4.7V，
    如果將具有電壓增益的電路追加到OP放大器上，全部施加負(fù)反饋，電路的穩(wěn)定性將變壞，有時(shí)甚至?xí)�產(chǎn)生振蕩。OP放大器內(nèi)部設(shè)計(jì)的相位補(bǔ)償電路——為了防止產(chǎn)生振蕩、調(diào)整電路內(nèi)部信號(hào)的電路是為了在單獨(dú)使用OP放大器的情況下維持電路工作穩(wěn)定的，所以如果再?gòu)耐獠孔芳犹岣唠妷涸鲆娴碾娐穼��?huì)導(dǎo)致電路的工作不穩(wěn)定。
    因此，由于追加了電壓放大電路，就必須追加相位補(bǔ)償電路，以確保電路的穩(wěn)定性。