半加器可以用異或門構(gòu)成，也可以EP1S25F672I7用與非門構(gòu)成。圖8-56所示是采用與非門構(gòu)成的半加器電路。從圖中可看出，這一電路由6個(gè)邏輯門電路構(gòu)成，其中邏輯門A～E是兩個(gè)輸入端的與非門，F(xiàn)是非門電路。

           
 
    表8-14所示是這一電路4種情況下的工作8.3.2全加器
    半加器只有兩個(gè)輸入端，不能處理由低位送來(lái)的進(jìn)位數(shù)，全加器則能夠?qū)崿F(xiàn)二進(jìn)制全加運(yùn)算。
    全加器在對(duì)兩個(gè)二進(jìn)制數(shù)進(jìn)行加法運(yùn)算時(shí)，除了能將本位的兩個(gè)數(shù)A、B相加外，還要加上低位送來(lái)的進(jìn)位數(shù)Cn-l。所以，全加器比半加器電路多一個(gè)輸入端，共有3今輸入端。全加器仍然是一個(gè)1比特加法器電路，與半加器相比只是多了一個(gè)低位進(jìn)位數(shù)端。
    圖形符號(hào)
    圖8-57所示是全加器圖形符號(hào)。從圖中可看出，它與半加器的不同之處就是多了一個(gè)輸入端Cn-l，稱為低位進(jìn)位數(shù)端。A是加數(shù)輸入端，B是被加數(shù)輸入端，Sn是和數(shù)輸出端，Cn是向高位進(jìn)位數(shù)輸出端。
    全加器可以用異或門構(gòu)成，也可以用與非門構(gòu)成。