時鐘頻率的增大以及更快的上升時間都將導(dǎo)致有效的電源去耦變得更加困難。無效的去HCF4050M013TR耦可以導(dǎo)致過多的電源總線噪聲以及過多的輻射發(fā)射。

   許多設(shè)計者通過在靠近IC處放一個0.lFeF或0.OlruF的電容來對數(shù)字邏輯IC進(jìn)行去耦。這個方法與被用于數(shù)字邏輯IC已50年的方法是相同的，所以它必然仍是正確的方法，對嗎？然而，在這過去的50年內(nèi)IC科技發(fā)生了多大的變化？我認(rèn)為有趣的是這個方法已應(yīng)用了這么多年。可能沒有人驚訝我們現(xiàn)在提出一種數(shù)字IC去耦新的方法是必要的。    、

   重要的是要理解去耦不是如圖11-6 (a)所示的靠近IC放一個電容以提供瞬態(tài)開關(guān)電流這樣的過程；而是靠近IC放一個L-C網(wǎng)絡(luò)以提供瞬態(tài)開關(guān)電流的過程，如圖ll-6(b)所示。所有的去耦電容都有與其串聯(lián)的電感。因此，去耦網(wǎng)絡(luò)是一個串聯(lián)諧振電路。如圖11-7所示，電感來自如下所示的三種源：

   (1)電容本身；

   (2) PCB跡線和導(dǎo)通孔的互相連接；

   (3) IC內(nèi)部的導(dǎo)線結(jié)構(gòu)。

    圖11-7對于電源和地是對角的IC引腳的DIP封裝，與一集成電路連接的去耦電容的等效電路雖然圖11-7是對于雙列直插式封裝(DIP)的，但總電感值對于其他IC封裝仍是有代表性的。圖11-7假設(shè)電容放在DIP的一端，靠近一個管腳（電源或地），且離其他管腳lin以外。

   表面貼裝技術(shù)(SMT)電容自身的內(nèi)部電感通常是1～2nH，根據(jù)布局，PCB跡線和導(dǎo)通孔的互相連接約增加5～20nH或更多，根據(jù)IC封裝的類型，IC的內(nèi)部導(dǎo)線結(jié)構(gòu)可具有3～15nH的電感。然而，互相連接的PCB跡線的電感通常是在系統(tǒng)設(shè)計者的控制之下的唯一參數(shù)。