在將兩個多位二進制數(shù)相加時，FDS6875除最低位以外，其余各位既要考慮本位的被加數(shù)和加數(shù)，還要考慮低位向本位的進位。也就是將對應位的被加數(shù)、加數(shù)以及來自低位的進位3個數(shù)相加，這種運算稱為全加，實現(xiàn)全加運算的邏輯電路稱為全加器。全加器真值表如表2.2.2所示。

   用譯碼器實現(xiàn)組合邏輯函數(shù)

   譯碼器是將每個輸入的二進制代碼譯成對應的輸出高、低電平信號或另外一個代碼。常見的譯碼器有二進制譯碼器、二一十進制譯碼器和顯示譯碼器等。其中二進制

   表2.2.2  全加器真值表

   譯碼器由于，z位二進制代碼可對應2”個特定含義，對每一組可能的輸入代碼，僅有一個輸出信號為有效邏輯電平，因此可以二進制譯碼器當做一個最小項發(fā)生器。常見的二進制譯碼器有2線-4線譯碼器、3線-8線譯碼器和4線-16線譯碼器等。圖2.2.7為3線-8線譯碼器74LS138的引腳圖。