555集成定時器是集模擬和數(shù)字電路于一體的電子器件，外加少量的阻容元件，AD671SD就能構成多種用途的電路，如施密特觸發(fā)電路、單穩(wěn)態(tài)觸發(fā)電路、多諧振蕩器等，在電子技術中應用廣泛。圖2.7.2為555集成定時器的電路結構圖和引腳排列圖。

   圖2.7.2  555集成定時器

   圖2.7.2(a)的電路結構圖主要由五部分組成：

   (1)由三個阻值均為5 kQ的電阻串聯(lián)構成的分壓器，為電壓比較器C1和C2提供參考電壓。若控制電匝輸入端(CO端，引腳5)不加控制電壓時，該引出端不可懸空，一般要通過一個小電容(如0.01 UF)接地，以旁路高頻干擾，這時兩參考電壓分別為VR．=2／3Vc。，VR：=1／3Vc。。若外加控制電壓‰，則比較器Cl、C2的參考電壓分別為VR，=Vco，VR：=1／2Vco。    

   (2)兩個高增益運算放大器C，和C2分別構成電壓比較器。Cl的信號輸入端為運放的反相輸入端(TH端，引腳6)，Cl的同相端接參考電壓VR，，輸出為Vc．；C2的信號輸入端為運放的同相輸入端（TR端，引腳2），C2的反相輸入端接參考電壓VR2，輸出Vc：。

   (3)兩個與非門Gi、G2構成RS鎖存器，低電平觸發(fā)。比較器Cl和C2的輸出Vc,和VC2控制鎖存器的狀態(tài)，也就決定了電路的輸出狀態(tài)。RD是鎖存器的外部復位端，低電平有效。

   (4)三極管VTD構成放電開關，其狀態(tài)受RS鎖存器的Q端控制。當Q=l時，VTD飽和導通，此時，放電端（D端，引腳7）如有外接電容，則通過VTD放電。當Q=O時，則VTD截止。由于放電端的邏輯狀態(tài)與輸出VO是相同的，故放電端也可以作為集電極開路輸出Vo。