調(diào)用PSpice A/D進行邏輯模擬與對模擬電路進行瞬態(tài)分析的過程基本相同。下面結(jié)AD9833BRMZ-REEL7合半加器電路的邏輯模擬為例，說明邏輯模擬的基本步驟。涉及總線信號的邏輯模擬實例可參見參考資料[10]

   繪制邏輯電路圖

   邏輯模擬的第一步是新建設(shè)計項目、繪制邏輯電路原理圖并設(shè)置輸入激勵信號波形。按此歲驟繪制的半加器電路，如圖3-42所示。在生成半加器電路圖過程中應(yīng)注意下述幾個問題。

   ①從相應(yīng)的元器件庫中選用需要的邏輯單元。圖3-42中采用的邏輯門符號是從名稱為7400的符號庫中調(diào)用的。

   ②端口符號的使用：為了在查看模擬結(jié)果時方便地確定輸入、輸出節(jié)點信息，可以為相應(yīng)節(jié)點標(biāo)示一個節(jié)點名。方法之一是像圖3-42那樣，采用Place- Off-Page Connector子命令在輸出端口處繪制2個端口符號，并將其名稱分別設(shè)置為SUM（表示“和”輸出端）和CARRY（表示“進位”輸出端），在輸入端，采用Place—NetAlias子命令，辦兩個節(jié)點設(shè)置名稱為A和B，從名稱上可反映出該端口的作用。

   ③激勵信號波形設(shè)置：激勵信號采用什么波形，對邏輯模擬能否順利進行并取得滿意的模擬驗證效果非常重要。為了全面驗證半加器的邏輯功能，圖3-42電路圖中輸入端兩個激勵信號均選用時鐘信號源。其中作為信號A的時鐘信號脈寬為50ns，周期為lOOns。信號B的時鐘信號脈寬為lOOns，周期為200ns。這樣就可以保證輸入端覆蓋了驗證半加器功能的輸入端4種不同邏輯組合“0+0”、“0+1”、“1+0”和“1+1”。