(1)半加器邏輯功能檢驗

   由圖3-44顯示的波形可見，AD9889BBCPZ-165在不同時間范圍內(nèi)，4個信號的電平值如表3-14所示。

表3-14半加器電路邏輯功能模擬結(jié)果

   由表3-14可見，輸出信號CARRY（進位）、SUM（和）與兩個輸入信號A、B之間的關(guān)系滿足半加器真值表要求。表中“升至”、“降為”表示電路有一定的延遲時間。

   (2)延遲特性分析

   由圖3-44可見，當(dāng)輸入信號變化時，要經(jīng)過一段延遲時間，輸出才發(fā)生變化。采用Probe窗口中的“標(biāo)尺”( Cursor)（見5.3.4節(jié)），可以測得這些延遲時間的大小。例如，若用標(biāo)尺1指向SUM

的第一個上升邊，將標(biāo)尺2指向信號A的第一個上升邊（t= 50ns處），則這兩個標(biāo)尺對應(yīng)的時間刻度差值36.79ns即為SUM輸出信號的上升延遲，如圖3-44中標(biāo)尺數(shù)據(jù)所示。同樣可測得，當(dāng)，=150ns，輸入信號A從低電平升至高電平時，SUM信號經(jīng)過26.41ns的延遲才變?yōu)榈碗娖�，而CARRY信號只經(jīng)過17.92ns的延遲即升為高電平。對照圖3-42可見，輸入信號只經(jīng)過一個編號為UIC的7408與門就到達輸出端CARRY，而輸入信號要經(jīng)過三個門才到達輸出端SUM，因此SUM信號的延遲時間要大于CARRY信號的延遲時間。