20世紀(jì)90年代以來,半導(dǎo)體集成電路技術(shù)得到了快速發(fā)展,特征尺寸不斷縮小,集成度和性能不斷提高。ADM1026JST-REEL為了減小成本,提高性能,集成電路技術(shù)中引入大量新材料、新工藝和新的器件結(jié)構(gòu)。這些發(fā)展給集成電路可靠性的保證和提高帶來了巨大挑戰(zhàn)。

   (1)隨著特征尺寸的縮小,工藝中的一些關(guān)鍵材料已接近物理極限,其失效模型發(fā)生了改變,這對(duì)測(cè)試方法及壽命評(píng)估都帶來了嚴(yán)峻挑戰(zhàn)。同時(shí),一部分失效機(jī)理的可靠性問題變得非常嚴(yán)重。例如于19弱年報(bào)道的NBTI,對(duì)較大尺寸的半導(dǎo)體器件性能影響并不大;然而隨著器件尺寸的減小,加在柵極氧化層上的電場(chǎng)強(qiáng)度越來越高,工作溫度也相應(yīng)提高,器件對(duì)工作的閾值電壓越來越敏感,NBTI已成為影響集成電路可靠性的關(guān)鍵問題。

   在2008年,在先進(jìn)的微處理器中實(shí)現(xiàn)了基于硅的場(chǎng)效應(yīng)晶體管的柵層疊方面的重要突破,即使用基于鉿的介質(zhì)(介電常數(shù)值大約為2ω來取代氮化的s⒑2介 質(zhì)。摻N的和摻P的多晶硅柵電極也被雙功函數(shù)金屬柵所取代,消除了多晶硅的耗盡效應(yīng)。然而,使用適當(dāng)?shù)慕饘贃挪⒃趌⒍m技術(shù)代將柵氧化層的有效柵氧厚度(EffcctiⅤc Oxide Thickncss,EOT)減薄到0。Snm以下,以及在16nm技術(shù)代以減 薄到0.⒍m以下,仍然是未來與器件按比例縮小相關(guān)的最嚴(yán)峻的挑戰(zhàn),需要更高介電常數(shù)的介質(zhì),以及更薄的二氧化硅層。柵介質(zhì)層的可靠性是高度按比例縮小的EOT水平上需要積極應(yīng)對(duì)的問題。