隨著集成電路技術(shù)節(jié)點(diǎn)的不斷減小以及互連布線密度的急劇增加,互連系統(tǒng)中電阻、電PT4115BSOH容帶來的RC耦合寄生效應(yīng)迅速增長,影響了器件的速度。圖2.3比較了不同技術(shù)節(jié)點(diǎn)下門信號(hào)延遲(gate delay)和互連層RC延遲(RC delay)。在早期,柵致延遲占主導(dǎo)地位,互連工藝中的RC延遲的影響很小。隨著CMOS技術(shù)的發(fā)展,柵致延遲逐步變小;但是,RC延遲卻變得更加嚴(yán)重。到0.25um技術(shù)節(jié)點(diǎn),RC延遲不再能夠被忽略[:]。

   圖2.3 不同技術(shù)節(jié)點(diǎn)下柵致延遲和互連工藝中的RC延遲

   降低RC延遲可以分別通過降低阻抗和容抗以達(dá)到目的。首先來考察與阻抗相關(guān)的相關(guān)參數(shù)

   R=ρL/A

   式中,ρ是導(dǎo)線材料的電阻率,A和L分別是與電流方向垂直的導(dǎo)線截面積和電流方向的導(dǎo)線長度。由于A和L是幾何微縮過程中已經(jīng)確定了的重要參數(shù),降低阻抗R的最好的方法就是降低電阻率ρ值。在0.18um和0.13um技術(shù)節(jié)點(diǎn),工業(yè)界引人了低電阻值的銅互連線來代替鋁互連技術(shù),銅互連將至少沿用到22nm技術(shù)節(jié)點(diǎn)。