現(xiàn)代CM()s邏輯△藝流程的順序如圖3.3所示,工藝參數(shù)對(duì)應(yīng)于90nm節(jié)點(diǎn)。CMOS邏輯超大規(guī)模集成電路的制造通常是在P型硅或絕緣體上硅(SOI)上,直徑為⒛0mm(8″)或300mm(12″)。T藝首先形成淺槽隔離(STI),然后形成Il阱區(qū)域(對(duì)于PMOS晶體管)和「阱區(qū)域(對(duì)于NMOS晶體管)并分別對(duì)阱區(qū)域進(jìn)行選擇性注人摻雜。 R1EX24128BTAS0G然后為NM(,S和 PMOS晶體管生長(zhǎng)柵氧,接下來(lái)形成多晶柵層疊。多晶柵層疊圖形化以后形成再氧化,補(bǔ)償和主隔離結(jié)構(gòu),接著完成NMOS和PMOS的LDD和源/漏注入摻雜。在這之后,沉積一層介質(zhì)層,通過(guò)圖形化,刻蝕和鎢塞(W plug)填充形成接觸孔。至此,NMOS和PMOS晶體管已經(jīng)形成了,這些工藝步驟通常被稱(chēng)為前端制程(FEOI')。然后通過(guò)單鑲嵌技術(shù)形成第一層銅(M1),其他的互連通過(guò)雙鑲嵌技術(shù)實(shí)現(xiàn)。后端制程(BE()I')通過(guò)重復(fù)雙鑲嵌技術(shù)實(shí)現(xiàn)多層互連。

    圖3,3中,步驟(a)~步驟(h)用于實(shí)現(xiàn)CMOS晶體管,稱(chēng)為前端制程(FEOI');步驟(i)~步驟(j)用于重復(fù)制造多層互聯(lián),稱(chēng)為后端制程(BEOL)。最頂層的兩層金屬和鋁層被用于制造無(wú)源器件和鍵合焊盤(pán),沒(méi)有在這里進(jìn)行介紹。