嵌人式鍺硅工藝(embedded⒏Gc process)被廣泛使用于90nm及以下技術(shù)中的應(yīng)力工程,利用鍺、K4S561632N-LC60硅晶格常數(shù)的不同所產(chǎn)生的壓應(yīng)力(compressix e stress),嵌人在源漏區(qū),提高PMOS空穴的遷移率和飽和電流。硅的晶格常數(shù)是5.43095A,鍺的晶格常數(shù)是5.6533A,硅與鍺的不匹配率是4.1%,從而使得鍺硅的晶格常數(shù)大于純硅,在源漏區(qū)產(chǎn)生壓應(yīng)力。鍺硅工藝有選擇性鍺硅和不選擇性鍺硅兩種。CMOS工藝流程中的嵌人式鍺硅使用選擇性鍺硅工藝。在進行選擇性鍺硅工藝前,對NMOS的地方需要采用氧化物或氮化物的保護層,然后在顯影后,對PMOS進行硅襯底的刻蝕和殘留聚合物的去除[4]。

   選擇性鍺硅外延薄膜需要采用的分析儀器包含:XRD用于厚度和濃度的離線測定,Auger/SIMS用于濃度和深度分布的測定,SEM用于輪廓和形態(tài)的查看(pr。Ⅱle andmorphology top,yl e訪),TEM用于輪廓和晶格缺陷的查看(pr。me and dlslocation defects),光學(xué)顆粒測定儀(p征ticle∞unt)用于在線微粒和haze的標定,橢圓偏振儀(spectroscopic

ellipsometry)用于鍺硅厚度和鍺含量的在線檢測。另外可以采用拉曼(Raman)光譜的方法測定應(yīng)力。