(1)設(shè)計原理

   利用VHDL設(shè)計狀態(tài)機(jī),不需要按照傳統(tǒng)的設(shè)計方法進(jìn)行煩瑣的狀態(tài)分配、繪制狀態(tài)表、 P6SMB12A化簡次態(tài)方程等,而可以簡便地根據(jù)狀態(tài)轉(zhuǎn)移圖或MDs圖直接對狀態(tài)機(jī)進(jìn)行描述,所有的狀態(tài)都可以表達(dá)為CAsE・¨WHEN・¨結(jié)構(gòu)中的一條CAsE語旬,而狀態(tài)的轉(zhuǎn)移則通過IF THEN ELsE語句實現(xiàn)。狀態(tài)機(jī)的工作分為兩個步驟:第一步計算下一狀態(tài);第二步將新狀態(tài)寫入寄存器。

   (2)Moore(摩爾)型狀態(tài)機(jī)設(shè)計

   【例5.22】 設(shè)計一個摩爾型狀態(tài)機(jī),其框圖如圖5.3.75(⒆所示,設(shè)計的功能要求如下:輸入量x in,是簧片式按鈕開關(guān)信號,按動彈性簧片所產(chǎn)生的信號有抖動毛刺,按鈕開關(guān)被壓下時xi?為低電平0,松開時x in為高電平1。

   輸入量clk是系統(tǒng)同步時鐘。

   輸出量y[3。。0]是受輸入x in及時鐘clk控制的4位順序輸出脈沖,它僅是現(xiàn)態(tài)的函數(shù)。y[3..0]可用于控制處理器(本例沒有畫出處理器)。

輸出量lcc廴en是受輸入量x_in控制的被時鐘同步的無毛刺開關(guān)信號,當(dāng)按鈕被壓下使x in=o時,第一個clk的上升沿時刻輸出kc廴en=1,松開按鈕則廴in=1,但仍有ke廴en=1;波形如圖5.3.75(Θ所示,故稱kc廴en為“時鐘同步的無毛刺開關(guān)信號”。ke廴cn可以用于控制其他定時/計數(shù)器的使能端ell,因此,命名為key Cn(本例沒有畫出受kcy ell控制的“其他定時/計數(shù)器”)。