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倒裝焊拉脫試驗(yàn)是測(cè)量采用面鍵合結(jié)構(gòu)進(jìn)行連接的半導(dǎo)體芯片

發(fā)布時(shí)間:2019/5/23 21:00:30 訪問次數(shù):2109

   試驗(yàn)的定義與理解

   倒裝焊拉脫試驗(yàn)是測(cè)量采用面鍵合結(jié)構(gòu)進(jìn)行連接的半導(dǎo)體芯片與基座之間的鍵合強(qiáng)度,GAL20V8B-15QPN 該試驗(yàn)方法是評(píng)價(jià)面鍵合質(zhì)量水平行之有效的方法之一。

   試驗(yàn)方法的內(nèi)容

   1,設(shè)備

   本試驗(yàn)所需的設(shè)備能測(cè)量?jī)杀队谝?guī)定的最低極限應(yīng)力值的設(shè)備來提供外加應(yīng)力的校準(zhǔn)測(cè)量和指示,其準(zhǔn)確度為±5%或±2.45N(取最大值)。

   2.程序

   應(yīng)按下列步驟進(jìn)行試驗(yàn)。應(yīng)統(tǒng)計(jì)所有的芯片拉力,且應(yīng)遵循規(guī)定的抽樣接收和附加的樣品制備,適用時(shí)由規(guī)定的LTPD確定待試驗(yàn)芯片數(shù)日,而不是鍵合數(shù)。對(duì)于混合和多片器件應(yīng)采用最少4個(gè)芯片;若器件不足4個(gè)芯片,應(yīng)采用至少兩個(gè)最終器件的所有芯片。如果件采用了提高鍵合強(qiáng)度的密封劑、黏合劑或其他材料,應(yīng)在采用這些材料之前進(jìn)行所有的拉力試驗(yàn)。


   試驗(yàn)的定義與理解

   倒裝焊拉脫試驗(yàn)是測(cè)量采用面鍵合結(jié)構(gòu)進(jìn)行連接的半導(dǎo)體芯片與基座之間的鍵合強(qiáng)度,GAL20V8B-15QPN 該試驗(yàn)方法是評(píng)價(jià)面鍵合質(zhì)量水平行之有效的方法之一。

   試驗(yàn)方法的內(nèi)容

   1,設(shè)備

   本試驗(yàn)所需的設(shè)備能測(cè)量?jī)杀队谝?guī)定的最低極限應(yīng)力值的設(shè)備來提供外加應(yīng)力的校準(zhǔn)測(cè)量和指示,其準(zhǔn)確度為±5%或±2.45N(取最大值)。

   2.程序

   應(yīng)按下列步驟進(jìn)行試驗(yàn)。應(yīng)統(tǒng)計(jì)所有的芯片拉力,且應(yīng)遵循規(guī)定的抽樣接收和附加的樣品制備,適用時(shí)由規(guī)定的LTPD確定待試驗(yàn)芯片數(shù)日,而不是鍵合數(shù)。對(duì)于混合和多片器件應(yīng)采用最少4個(gè)芯片;若器件不足4個(gè)芯片,應(yīng)采用至少兩個(gè)最終器件的所有芯片。如果件采用了提高鍵合強(qiáng)度的密封劑、黏合劑或其他材料,應(yīng)在采用這些材料之前進(jìn)行所有的拉力試驗(yàn)。


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