ADS5103IPFBR圖5.3.2中的觸發(fā)器工作過程分為以下兩個節(jié)拍：

當(dāng)時鐘信號CP=0時，Ｃ=１,Ｃ=０,使TG1導(dǎo)通，TG2斷開，Ｄ端輸入信號進(jìn)入主鎖存器，這時Ｑ跟隨Ｄ端的狀態(tài)變化，使Ｑ＝Ｄ.例如，Ｄ為1時，經(jīng)TG1傳到G1的輸入端，IG4兩節(jié)拍狀使入時了經(jīng)原與主端鎖的5端 ,使0導(dǎo)D端輸如 ,D為1同時由于TG3斷開 ,切斷了從鎖存器與主鎖存器之間的聯(lián)系 ,而TG4導(dǎo)通，g3的輸入端和G4經(jīng)從鎖存器與主TG4連通 ,構(gòu)來的狀態(tài)不②當(dāng)CP主鎖存器的這發(fā)器1那樣的雙穩(wěn)單元使TG1斷開輸人端和G2的輸入端和G4電路 ,使從鎖存的輸出端器維持在了D端 ,從而切斷的輸出端連Q′ 端信號傳通 ,使鎖存器維持原態(tài)不變。這時，TG3導(dǎo)通 ,TG4斷開 ,將送到O。若o′=0,經(jīng)TG3傳送給G3的輸人端 ,于是Q=0,0=1。

可見 ,從鎖存器在工作中總是跟隨主鎖存器的狀態(tài)變化 ,觸發(fā)器因之冠名“主從”。它的輸出狀態(tài)轉(zhuǎn)換發(fā)生在CP信號上升沿到來后的瞬問,是如圖5.3.1(b)所示時鐘脈沖上升沿觸發(fā)的觸發(fā)器。而觸發(fā)器的狀態(tài)僅僅取決于CP信號上升沿到達(dá)前瞬間的D信號,從功能上考慮稱為D觸發(fā)器。如果以o″+l表示CP信號上升沿到達(dá)后觸發(fā)器的狀態(tài),則D觸發(fā)器的特性可以用下式來表達(dá)

￠+1=D              (5・3・1)

稱為D觸發(fā)器的特性方程。它反映了觸發(fā)器在時鐘信號作用后的狀態(tài)與此前輸入信號D的關(guān)系。

典型集成電路，圖5,3.3是以圖5.3,2中電路為基礎(chǔ)構(gòu)成的集成CMOS D觸發(fā)器的內(nèi)部邏輯電路。由于實際應(yīng)用中有時需要對觸發(fā)器進(jìn)行異步(即與圖中CP信號無關(guān))復(fù)位、置位,所以電路中引入了直接置0端RD和直接置1端sD,這兩個信號經(jīng)非門緩沖后,送入主鎖存器和從鎖存器。從圖中看出,當(dāng)TG1、TG4斷開而TG,、TG3導(dǎo)通,即CP=1時,或非門G1和G2構(gòu)成圖5.2,1(a)所示的基本sR鎖存器,可以把直接置0或置1信號鎖存到Q′和Q′端,進(jìn)而傳送到O和口端。當(dāng)TG3開,TG4導(dǎo)通,即CP=0時,或非門G3和G4構(gòu)成基本sR鎖存器,同樣可把直接置0或置1信號鎖存到Q和口端。由圖可見,電路中所有輸出端都設(shè)置了輸出緩沖電路,所有輸人端也都設(shè)置了輸人緩沖電路,這是新型CMOs集成電路的特點之一,它提高了電路工作的穩(wěn)定性。為了避免CP脈沖上升沿或下降沿在跨越閾值電平時的噪聲引發(fā)觸發(fā)器的誤觸發(fā),電路在CP輸入端特別設(shè)置了施密特反相器以提高抗干擾能力(施密特電路的抗干擾原理見8.3節(jié))。