LP62S16256EU-70LLI本附錄的參數(shù)參考Texas Instruments公司在可聯(lián)網(wǎng)站上提供的集成電路產(chǎn)品數(shù)據(jù),以及文獻(xiàn)[3],測(cè)量條件為ycc=5Ⅴ,cL=15p「,Td=25℃=74 HC和74HCT的測(cè)試頻率為1 MHz.~更詳細(xì)的參數(shù)、可查閱有關(guān)器件的數(shù)據(jù)手冊(cè)。

n0指帶同類門的扇出數(shù),如果保證CMOS驅(qū)動(dòng)門的高電平輸出為4,9V,74HC和74 HCT的n0為20。當(dāng)允許其高電平輸出降至TTL門的邏輯電平時(shí),Ⅳ。4000,考慮CⅥ0S門的輸人電容的影響,實(shí)際要比此數(shù)小:

Altera公司的Quartus Ⅱ軟件主要用于開發(fā)該公司的FPGA和CPLD器件,它提供邏輯設(shè)計(jì)、綜合、布局和布線、仿真驗(yàn)證、對(duì)器件編程等功能,可以替代該公司早期的MAX+Plus Ⅱ軟件。目前Quartus Ⅱ 5.0軟件是該公司2005年推出的最新版本。

安裝Quadus Ⅱ 5.0版本的最低硬件配置為:奔騰Ⅱ400 MHz CPU,512 MB以上系統(tǒng)內(nèi)存,大于1.2 GB安裝該軟件所需的最小硬盤空間。軟件運(yùn)行環(huán)境為: Windows NT4/2000/XP。

利用開發(fā)軟件和編程工具對(duì)FPGA和CPLD器件進(jìn)行設(shè)計(jì)開發(fā)的一般設(shè)計(jì)流程如圖B.1,1所示,它包括設(shè)計(jì)準(zhǔn)各、輸人設(shè)計(jì)文件、處理設(shè)計(jì)文件、功能仿真、時(shí)序仿真、器件編程和實(shí)際測(cè)試等步驟。

設(shè)計(jì)準(zhǔn)備,在設(shè)計(jì)一個(gè)數(shù)字電路或系統(tǒng)之前,設(shè)計(jì)者首先根據(jù)任務(wù)要求,例如系統(tǒng)的功能、復(fù)雜度、系統(tǒng)工作速度、成本等因素,選擇合適的設(shè)計(jì)方案和合適的器件類型,然后采用自頂向下的方法對(duì)系統(tǒng)進(jìn)行劃分,并用適當(dāng)?shù)姆绞綄?duì)系統(tǒng)的邏輯功能進(jìn)行描述。