TPS2066ADRBRG4信號進(jìn)行描述,在硬件電路的行為描述中,有時為了仿真的需要,也用inmal語句給寄存器變量賦初值。inmal語句主要是一條面向仿真的過程語句,不能用于邏輯綜合,因而本書將不作詳細(xì)介紹。

always本身是一個無限循環(huán)語句,即不停地循環(huán)執(zhí)行其內(nèi)部的過程語句,直到仿真過程結(jié)束。但用它來描述硬件電路的邏輯功能時,通常在always后面緊跟著循環(huán)的控制條件,所以always語句的一般用法如下:

always@(事件控制表達(dá)式)                                

塊內(nèi)局部變量的定義;

過程賦值語句;

這里,“事件控制表達(dá)式”也稱為敏感事件表,即等待確定的事件發(fā)生或某一特定的條件變?yōu)椤罢妗?它是執(zhí)行后面過程賦值語句的條件�！斑^程賦值語句”左邊的變量必須被定義成寄存器數(shù)據(jù)類型,右邊變量可以是任意數(shù)據(jù)類型。begin和end將多條過程賦值語句包圍起來,組成一個順序語句塊,塊內(nèi)的語句按照排列順序依次執(zhí)行,最后一條語句執(zhí)行完后,執(zhí)行掛起,然后anways語句處于等待狀態(tài),等待下一個事件的發(fā)生。注意,當(dāng)begin和end之間只有一條語句,且沒有定義局部變量時,則關(guān)鍵詞begin和end可以被省略。

在Verilog中,將邏輯電路中的敏感事件分為兩種類型:電平敏感事件和邊沿觸發(fā)事件。在組合電路中,輸入信號的變化直接會導(dǎo)致輸出信號的變化;時序電路中的鎖存器輸出在使能信號為高電平時亦隨輸人電平而變化,波形如

圖5.3.1(a)所示。這種對輸入信號電平變化的響應(yīng)稱為電平敏感事件。

例如,例4.5.9中的語句

always@ (se1 0r a or b)，說明sel、a或b中任意一個信號的電平發(fā)生變化(即有電平敏感事件發(fā)生),

后面的過程賦值語句將會執(zhí)行一次。

而觸發(fā)器狀態(tài)的變化僅僅發(fā)生在時鐘脈沖的上升沿或下降沿,如圖5.3∶1(b)、(c)所示波形。Ⅴerilog中分別用關(guān)鍵詞posedge(上升沿)和negedge(下降沿)進(jìn)行說明,這就是邊沿敏感事件。例如,語句always@(posedge CP or negedge CR)

說明在時鐘信號CP的上升沿到來或在清零信號CR跳變?yōu)榈碗娖綍r,后面的過程語句就會執(zhí)行。

在always語句內(nèi)部的過程賦值語句有兩種類型:阻塞型賦值語句①和非,系Blocking Assignment statement的譯鎖存器和觸發(fā)器.

圖題5.2,3所示鎖存器的E、R、s端的輸人信號波形如圖題5,2.4所示,試畫出Q和Q端的波形,設(shè)初態(tài)Q=0

若圖5,2,8(a)所示電路的初始狀態(tài)為0=1,E、s、R端的輸人信號如圖題5.2.5所示,試畫出相應(yīng)Q和0端的波形。

試用1片八D鎖存器74HC373設(shè)計一個能鎖存2位BCD碼信號的鎖存電路。

假定三態(tài)輸出使能端OE=0,鎖存器原輸出G Q6osQ4=1001(9D),Q3020l O=0100(4D),而輸人為D7D6D含D4=1001(9D),D3D2DID()=0101(5D),畫出鎖存器鎖存新數(shù)據(jù)前、后使鎖存器和觸發(fā)器.

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