SN54LS375AJ觸發(fā)器電路的動態(tài)特性參數(shù)

發(fā)布時間:2020/1/17 12:36:22 訪問次數(shù):2423

SN54LS375AJ阻塞型賦值語句①。所使用的賦值符分別為“=”和“<=”,通常稱“=”為阻塞賦值符,“ui”為非阻塞賦值符。在串行語句塊中,阻塞型賦值語句按照它們在塊中排列的順序依次執(zhí)行,即前一條語句沒有完成賦值之前,后面的語句不能被執(zhí)行,換言之,前面的語句阻塞了后面語句的執(zhí)行,這與在一個公路收費站,汽車必須排成隊順序前進繳費有些類似t例如,下面兩條阻塞型賦值語句的執(zhí)行過程是:首先執(zhí)行第一條語句,將A的值賦給B,接著執(zhí)行第二條語句,將B的值(等于A值)加1,并賦給C,執(zhí)行完后,C的值等于A+1。

為了改變這種阻塞的狀況今Verilog提供了由“<=”符號構成的非阻塞型賦值語句。非阻塞型語句的執(zhí)行過程是:首先計算語句塊內(nèi)部所有右邊表達式的值,然后完成對左邊寄存器變量的賦值操作,這些操作是并行執(zhí)行的。例如,下面兩條非阻塞型賦值語句的執(zhí)行過程是;首先計算所有表達式右邊的值并分別存儲在暫存器中,即A的值被保存在一個暫存器中,而B+1的值被保存在另一個暫存器中,在begin和end之間所有非阻塞型賦值語句的右邊表達式都被同時計算并存儲后,對左邊寄存器變量的賦值操作才會進行。這樣,C的值等于B的原始值(而不是A的賦值)加1。

綜上所述夕阻塞型賦值語句和非阻塞型賦值語句的主要區(qū)別是完成賦值操作的時間不同,前者的賦值操作是立即執(zhí)行的,即執(zhí)行后一句時,前一句的賦值已經(jīng)完成;而后者的賦值操作要到順序塊內(nèi)部的多條非阻塞型賦值語句運算結束時,才同時并行完成賦值操作,一旦賦值操作完成,語句塊的執(zhí)行也就結束了c.需要注意的是,在可綜合的電路設計中9一個語句塊的內(nèi)部只允許出現(xiàn)唯一一種類型的賦值語句,而不允許阻塞型賦值語句和非阻塞型賦值語句二者同時出現(xiàn)。在時序電路的設計中)建議采用非阻塞型賦值語句。

鎖存器和觸發(fā)器的Veri|og建模實例,本節(jié)給出一些鎖存器和觸發(fā)器的行為級描述實例。例5.5.1是D鎖存器,系Non~Blocking Assignment Statcmcnt的譯稱。

用yerFrog HDL描述鎖存器和觸發(fā)器,能端IE應輸人的波形和相應0的波形,觸發(fā)器的電路結構和工作原理.

觸發(fā)器的邏輯電路如圖題5.3,1所示,確定其屬于何種電路結構的觸發(fā)器并分析工作原理。