Accellera標(biāo)準(zhǔn)組織最近決定，將SystemVerilog 3.1a捐獻(xiàn)給新的IEEE工作組，而不是負(fù)責(zé)Verilog標(biāo)準(zhǔn)化的IEEE 1364工作組，評論家擔(dān)心此舉將使Verilog語言出現(xiàn)分化，IEEE內(nèi)部也將有兩個(gè)獨(dú)立的Verilog標(biāo)準(zhǔn)機(jī)構(gòu)。

Accellera將向IEEE標(biāo)準(zhǔn)協(xié)會(huì)(IEEE-SA)最近成立的CAG SystemVerilog研究組織捐獻(xiàn)該語言，而不是在IEEE設(shè)計(jì)自動(dòng)化標(biāo)準(zhǔn)委員會(huì)(DASC)管理下運(yùn)作的IEEE 1364委員會(huì)。該研究組織將以IEEE 1800的名義發(fā)布PAR項(xiàng)目授權(quán)請求。Accellera要求在EEE 1364和IEEE 1800之間指定協(xié)調(diào)人。

Accellera主席Dennis Brophy解釋道，CAG提供更快的標(biāo)準(zhǔn)化途徑，實(shí)行一公司一票制，而不是IEEE 1364的一個(gè)參與者一票制�！拔蚁�，我們將很快就能推出強(qiáng)有力的標(biāo)準(zhǔn)，而不用等待好幾年的時(shí)間�！�

這意味著，兩個(gè)不同的Verilog標(biāo)準(zhǔn)化工作同時(shí)并舉。一個(gè)是IEEE 1364-2005，是IEEE 1364-2001 Verilog標(biāo)準(zhǔn)的修訂版；而另一個(gè)是IEEE 1800。SystemVerilog的支持者Synopsys和明導(dǎo)科技擁護(hù)Accellera的決定，而強(qiáng)烈支持IEEE 1364的Cadence Design Systems和Verisity的代表則對此持批評態(tài)度。

IEEE 1364主席兼Verisity公司高級副總裁Mike McNamara表示，“我認(rèn)為這是行業(yè)的一大倒退�！卑凑账麄�(gè)人的意見，該語言出現(xiàn)分化的可能性將很可能成為現(xiàn)實(shí)。

McNamara指出，IEEE 1364組織提供了眾多加快SystemVerilog標(biāo)準(zhǔn)化的提案，甚至也將改變?yōu)椤耙粋�(gè)公司一票制”的政策。

積極參與Accellera SystemVerilog委員會(huì)和IEEE 1364的顧問Stu Sutherland表示對Accellera的決定“極為震驚”，他表示，“我們耗費(fèi)三年的時(shí)間無償致力于該語言的定義工作，就是為了擴(kuò)展IEEE 1364 Verilog標(biāo)準(zhǔn)。我個(gè)人認(rèn)為被Accellera董事會(huì)所出賣�！保ㄞD(zhuǎn)自 電子工程專輯）