CPU方面，天璣720采用八核心架構(gòu)，具體來(lái)說(shuō)是2顆2.0GHz主頻的ARM Cortex-A76大核和6顆2.0GHz主頻的ARM Cortex-A55。

驍龍765G是采用主頻為2.4GHz的單個(gè)Kryo 475(基于ARM Cortex-A76的Prime核心)+主頻為2.2GHz的單個(gè)Kryo 475(基于ARM Cortex-A76的性能核心)和6個(gè)頻率為1.8GHz的基于ARM Cortex-A55的節(jié)能內(nèi)核。

天璣720的2個(gè)A76+6個(gè)A55的整體組合方式，與定位高端的驍龍765G一致，只是具體到兩個(gè)大核心方面有主頻高低之分。

rpmh天璣720的GPU采用ARM Mail-G57，它采用了和Mali G77一樣的Valhall架構(gòu)，相較于過去三年的Bifrost架構(gòu)，ARM改進(jìn)了圖形指令集、運(yùn)算架構(gòu)等。較前作G52(比如麒麟810就集成了Mali G52 MP6)，G57有著1.3倍的性能，能效提升30%、性能密度提升30%、機(jī)器學(xué)習(xí)提升60%。

定位高端的天璣820便是采用此GPU。兩者區(qū)別：天璣720的GPU部分具體為ARM Mail-G57 MC3，天璣820的具體為Mali G57 MC5。

快速傅里葉變換(FFT)作為計(jì)算和分析工具，在眾多學(xué)科領(lǐng)域(如信號(hào)處理、圖像處理、生物信息學(xué)、計(jì)算物理、應(yīng)用數(shù)學(xué)等)有著廣泛的應(yīng)用。在高速數(shù)字信號(hào)處理領(lǐng)域，如雷達(dá)信號(hào)處理，F(xiàn)FT的處理速度往往是整個(gè)系統(tǒng)設(shè)計(jì)性能的關(guān)鍵所在。

針對(duì)高速實(shí)時(shí)信號(hào)處理的要求，軟件實(shí)現(xiàn)方法顯然滿足不了其需要。近年來(lái)現(xiàn)場(chǎng)可編程門陣列(FPGA)以其高性能、高靈活性、友好的開發(fā)環(huán)境、在線可編程等特點(diǎn)，使得基于FPGA的設(shè)計(jì)可以滿足實(shí)時(shí)數(shù)字信號(hào)處理的要求，在市場(chǎng)競(jìng)爭(zhēng)中具有很大的優(yōu)勢(shì)。

在FFT算法中，數(shù)據(jù)的寬度通常都是固定的寬度。在FFT的運(yùn)算過程中，特別是乘法運(yùn)算中，運(yùn)算的結(jié)果將不可避免地帶來(lái)誤差。

FFT算法的基本思想就是利用權(quán)函數(shù)的周期性、對(duì)稱性、特殊性及周期N的可互換性，將較長(zhǎng)序列的DFT運(yùn)算逐次分解為較短序列的DFT運(yùn)算。針對(duì)N=2的整數(shù)次冪，F(xiàn)FT算法有基-2算法、基-4算法、實(shí)因子算法和分裂基算法等。這里，從處理速度和占用資源的角度考慮，選用基-4按時(shí)間抽取FFT算法 (DIT)。對(duì)于N=4γ，基-4 DIT具有l(wèi)og4N=γ次迭代運(yùn)算，每次迭代包含N/4個(gè)蝶形單元。

每級(jí)均由延時(shí)單元、轉(zhuǎn)接器(SW)、蝶形運(yùn)算和旋轉(zhuǎn)因子乘法4個(gè)模塊組成，延時(shí)節(jié)拍由方框中的數(shù)字表示。各級(jí)轉(zhuǎn)接器和延時(shí)單元起到對(duì)序列進(jìn)行碼位抽取并將數(shù)據(jù)拉齊的作用。每級(jí)延時(shí)在FPGA內(nèi)部用FIFO實(shí)現(xiàn)，不需要對(duì)序列進(jìn)行尋址即可實(shí)現(xiàn)延時(shí)功能。數(shù)據(jù)串行輸入，經(jīng)過3級(jí)流水處理后，串行輸出。

轉(zhuǎn)接器有一定的工作規(guī)律。當(dāng)?shù)?級(jí)變換做完進(jìn)入轉(zhuǎn)接器SW1前，先對(duì)后三路數(shù)據(jù)進(jìn)行一定節(jié)拍的延時(shí)，延遲節(jié)拍分別為4，8，12。為了說(shuō)明規(guī)律，把輸入轉(zhuǎn)接器的四路數(shù)據(jù)按照前后次序進(jìn)行分組，每4個(gè)時(shí)鐘節(jié)拍為1組，共16組。在數(shù)據(jù)流串行經(jīng)過轉(zhuǎn)接器SW1時(shí)，第0組中的數(shù)據(jù)保持不變，第1組中的數(shù)據(jù)與第4組中的數(shù)據(jù)交換;5不變，2和8交換，3和12交換，6和9交換;10不變，7和13交換，11和14交換，15不變。交換完畢后，前三路數(shù)據(jù)經(jīng)過延遲節(jié)拍分別為12，8，4的FIFO存儲(chǔ)器輸出。

轉(zhuǎn)換規(guī)律對(duì)于SW2也是適用的，只是轉(zhuǎn)接器前后的延時(shí)節(jié)拍和分組的大小有所不同。

為了實(shí)現(xiàn)算法的流水線設(shè)計(jì)，存儲(chǔ)器RAM設(shè)計(jì)為64×16 b的雙端口RAM，即在時(shí)鐘信號(hào)和寫控制信號(hào)同時(shí)為低電平時(shí)，從輸入總線寫入RAM;在時(shí)鐘信號(hào)和讀控制信號(hào)同時(shí)為高電平時(shí)，從RAM輸出數(shù)據(jù)。

ROM為17×16 b的ROM，儲(chǔ)存經(jīng)過量化后的旋轉(zhuǎn)因子，旋轉(zhuǎn)因子為正弦函數(shù)和余弦函數(shù)的組合。根據(jù)旋轉(zhuǎn)因子的對(duì)稱性和周期性，在利用ROM存儲(chǔ)旋轉(zhuǎn)因子時(shí)，可以只存儲(chǔ)旋轉(zhuǎn)因子的一部分。