LVDS輸出驅(qū)動(dòng)器拓?fù)浣Y(jié)構(gòu)所示，電路工作時(shí)輸出電源會(huì)產(chǎn)生固定的直流負(fù)載電流。這可以避免輸出邏輯狀態(tài)躍遷時(shí)典型CMOS輸出驅(qū)動(dòng)器中出現(xiàn)的電流尖峰。電路中的標(biāo)稱(chēng)源電流/吸電流設(shè)為3.5 mA，使得端接電阻100 Ω時(shí)典型輸出電壓擺幅為350 mV。電路的共模電平通常設(shè)為1.2 V，兼容3.3 V、2.5V和1.8 V電源電壓。

有兩種書(shū)面標(biāo)準(zhǔn)可用來(lái)定義LVDS接口。最常用的標(biāo)準(zhǔn)是ANSI/TIA/EIA-644規(guī)格，另一種是IEEE標(biāo)準(zhǔn)1596.3.

LVDS需要特別注意信號(hào)路由的物理布局，但在采樣速率達(dá)到200 MSPS或更高時(shí)可以為轉(zhuǎn)換器提供許多優(yōu)勢(shì)。LVDS的恒定電流使得可以支持許多輸出，無(wú)需CMOS要求的大量電流吸取。

LVDS還能以雙倍數(shù)據(jù)速率(DDR)模式工作，其中兩個(gè)數(shù)據(jù)位可以通過(guò)同一個(gè)LVDS輸出驅(qū)動(dòng)器。

與CMOS相比，可以減少一半的引腳數(shù)。還降低了等量數(shù)據(jù)輸出的功耗。對(duì)轉(zhuǎn)換器數(shù)據(jù)輸出而言，LVDS確實(shí)相比CMOS具有諸多優(yōu)勢(shì)，但也和CMOS一樣存在一些限制。隨著轉(zhuǎn)換器分辨率的增加，LVDS接口所需的數(shù)據(jù)輸出量會(huì)變得更難針對(duì)PCB布局進(jìn)行管理。轉(zhuǎn)換器的采樣率最終會(huì)使接口所需的數(shù)據(jù)速率超出LVDS的能力。

CML輸出驅(qū)動(dòng)器轉(zhuǎn)換器數(shù)字輸出接口的最新趨勢(shì)是使用具有電流模式邏輯(CML)輸出驅(qū)動(dòng)器的串行接口。通常，高分辨率（≥14位）、高速(≥200 Msps)和需要小型封裝與低功耗的轉(zhuǎn)換器會(huì)使用這些類(lèi)型的驅(qū)動(dòng)器。CML輸出驅(qū)動(dòng)器用在JESD204接口，這種接口目前用于最新轉(zhuǎn)換器。采用具有JESD204接口的CML驅(qū)動(dòng)器后，轉(zhuǎn)換器輸出端的數(shù)據(jù)速率可達(dá)12 Gbps（當(dāng)前版本JESD204B規(guī)格）。

需要的輸出引腳數(shù)也會(huì)大幅減少。時(shí)鐘內(nèi)置于8b/10b編碼數(shù)據(jù)流，因此無(wú)需傳輸獨(dú)立時(shí)鐘信號(hào)。數(shù)據(jù)輸出引腳數(shù)量也得以減少，最少只需兩個(gè)。隨著轉(zhuǎn)換器的分辨率、速度和通道數(shù)的增加，數(shù)據(jù)輸出引腳數(shù)可能會(huì)相應(yīng)調(diào)整，以滿足所需的更高吞吐量。

在采用JESD204接口的CML中，還必須注意數(shù)字輸出之間的路由路徑。需要管理的數(shù)據(jù)輸出大大減少，因此，這一任務(wù)比較容易完成，但也不能完全忽略。這種情況下，由于時(shí)鐘內(nèi)置于數(shù)據(jù)中，因此無(wú)需擔(dān)心數(shù)據(jù)輸出和時(shí)鐘輸出之間的時(shí)序偏斜。但是，必須注意，接收器中要有合適的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路。

除了偏斜之外，還必須關(guān)注CMOS和LVDS的建立和保持時(shí)間。數(shù)據(jù)輸出必須在時(shí)鐘邊沿躍遷之前的充足時(shí)間內(nèi)驅(qū)動(dòng)到適當(dāng)?shù)倪壿嫚顟B(tài)，并且必須在時(shí)鐘邊沿躍遷之后以這種邏輯狀態(tài)維持充足時(shí)間。這可能會(huì)受到數(shù)據(jù)輸出和時(shí)鐘輸出之間偏斜的影響，因此，保持良好的時(shí)序關(guān)系非常重要。由于具有較低信號(hào)擺幅和差分信號(hào)，LVDS相比CMOS具有一定優(yōu)勢(shì)。和CMOS驅(qū)動(dòng)器一樣切換邏輯狀態(tài)時(shí)，LVDS輸出驅(qū)動(dòng)器無(wú)需將這樣的大信號(hào)驅(qū)動(dòng)至各種不同輸出，也不會(huì)從電源吸取大量電流。

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